编码装置、解码装置和发送装置制造方法及图纸

纠错编码器(10)具有交织电路(31)、编码运算电路(321、322)和解交织电路(33)。交织电路(31)在标准速模式时，根据在1个系统的传输帧中以C列间隔排列的多列比特生成1个系统的编码前比特序列(IL1)，在2倍速模式时，根据在2个系统中的各系统的传输帧中以C/2列间隔排列的多列比特生成编码前比特序列(IL1、IL2)。编码运算电路(321、322)对1个系统的编码前比特序列(IL1)或2个系统的编码前比特序列(IL1、IL2)实施纠错编码。

Encoding device, decoding device, and transmitting device

The error correction encoder (10) has an interleaving circuit (31), a coding operation circuit (321, 322), and an interleaving circuit (33). The interleaved circuit (31) generates a pre coded bit sequence (IL1) of 1 systems based on the C column interval in the transmission frame of the 1 systems in the standard speed mode, and in the 2 multiplier mode, the encoding pre sequence (IL1, IL) is generated based on the C/2 column interval in the transmission frames of the systems in the 2 systems. 2). The coding operation circuit (321, 322) performs error correction coding for the coded bit sequence (IL1) of the 1 systems or the coding bit sequence (IL1, IL2) of the 2 systems.

【技术实现步骤摘要】
【国外来华专利技术】编码装置、解码装置和发送装置
本专利技术涉及用于纠正数字数据的比特错误的纠错技术，特别涉及光通信等数字通信中使用的纠错技术。
技术介绍
纠错技术作为对数字通信系统、信息记录系统和计算机系统等系统中产生的数字数据的比特错误进行纠正的技术而被广泛采用。例如，在确定光转送网络/接口规格的ITU-T建议G.709(非专利文献1)中，规定有作为一种光传输帧的OTUk(OpticalchannelTransportUnit-k：光通道传输单元-k)帧的格式，在该OTUk帧中，对包含客户端信号的有效载荷附加前方纠错(FEC：ForwardErrorCorrection)码。这里，OTUk中的“k”是根据传输速度确定的值，取1～4中的任意整数值。例如，在使用OTU1帧的数据传输的情况下，每1个数据序列能够确保大约2.5Gbit/s的传输速度。另外，1Gbit/s意味着每秒1千兆比特。在使用OTU4帧的数据传输的情况下，每1个数据序列能够确保100Gbit/s以上的传输速度。并且，为了改善前方纠错的特性，还存在对作为纠错编码对象的比特序列进行交织的技术。例如，在专利文献1(日本特开2011-14693本文档来自技高网...

【技术保护点】
一种编码装置，其以标准速模式和K倍速模式(K为2以上的整数)中的任意一方进行动作，对分别具有行方向和列方向的比特排列格式的多个传输帧实施纠错编码，其特征在于，所述编码装置具有：交织电路，其在所述标准速模式时在1个系统中输入所述多个传输帧时，执行重新排列所述1个系统的传输帧的比特序列顺序的第1交织处理，输出1个系统的编码前比特序列，在所述K倍速模式时将所述多个传输帧分成K个系统的传输帧进行输入时，执行重新排列所述K个系统的传输帧的比特序列顺序的第2交织处理，并列输出K个系统的编码前比特序列；编码运算电路组，其对所述1个系统的编码前比特序列和所述K个系统的编码前比特序列中的任意一方进行纠错编码；以...

【技术特征摘要】
【国外来华专利技术】1.一种编码装置，其以标准速模式和K倍速模式(K为2以上的整数)中的任意一方进行动作，对分别具有行方向和列方向的比特排列格式的多个传输帧实施纠错编码，其特征在于，所述编码装置具有：交织电路，其在所述标准速模式时在1个系统中输入所述多个传输帧时，执行重新排列所述1个系统的传输帧的比特序列顺序的第1交织处理，输出1个系统的编码前比特序列，在所述K倍速模式时将所述多个传输帧分成K个系统的传输帧进行输入时，执行重新排列所述K个系统的传输帧的比特序列顺序的第2交织处理，并列输出K个系统的编码前比特序列；编码运算电路组，其对所述1个系统的编码前比特序列和所述K个系统的编码前比特序列中的任意一方进行纠错编码；以及解交织电路，其对所述编码运算电路组的输出序列进行解交织处理，所述交织电路在所述标准速模式时，根据在所述1个系统的传输帧中以C列间隔(C为K的倍数)排列的多列比特生成该1个系统的编码前比特序列，在所述K倍速模式时，根据在所述K个系统的传输帧的各系统的传输帧中以C/K列间隔排列的多列比特生成该各系统的编码前比特序列。2.根据权利要求1所述的编码装置，其特征在于，在所述标准速模式时生成的该1个系统的编码前比特序列的总数与在所述K倍速模式时生成的该K个系统的编码前比特序列的总数相同。3.根据权利要求1所述的编码装置，其特征在于，所述交织电路在所述标准速模式时，从以所述C列间隔排列的该多列比特中分别以R行间隔(R为正整数)依次选择比特，由此生成该1个系统的编码前比特序列，在所述K倍速模式时，从以所述C/K列间隔排列的该多列比特中分别以R行间隔依次选择比特，由此生成该各系统的编码前比特序列。4.根据权利要求1所述的编码装置，其特征在于，所述交织电路包含：交织存储器，其暂时存储所述传输帧；以及交织用存储器控制部，其控制所述传输帧向所述交织存储器的写入，所述交织用存储器控制部在所述标准速模式时从所述交织存储器读出该1个系统的编码前比特序列，在所述K倍速模式时从所述交织存储器读出该各系统的编码前比特序列。5.根据权利要求1所述的编码装置，其特征在于，所述编码装置还具有输入接口电路组，该输入接口电路组在所述标准速模式时将所述1个系统的传输帧输出到所述交织电路，在所述K倍速模式时将所述K个系统的传输帧并列输出到所述交织电路。6.根据权利要求1所述的编码装置，其特征在于，所述编码运算电路组由多个编码运算电路构成，所述多个编码运算电路在所述K倍速模式时对所述K个系统的编码前比特序列分别并列实施纠错编码，并列输出K个系统的编码比特序列，所述多个编码运算电路中的一个编码运算电路在所述标准速模式时对所述1个系统的编码前比特序列实施纠错编码，输出1个系统的编码比特序列，所述解交织电路在所述标准速模式时对所述1个系统的编码比特序列执行与所述第1交织处理对应的第1解交织处理，输出1个系统的比特序列，在所述K倍速模式时对所述K个系统的编码比特序列执行与所述第2交织处理对应的第2解交织处理，并列输出K个系统的比特序列。7.根据权利要求6所述的编码装置，其特征在于，所述解交织电路包含：解交织存储器，其在所述标准速模式时暂时存储所述1个系统的编码比特序列，在所述K倍速模式时暂时存储所述K个系统的编码比特序列；以及解交织用存储器控制部，其控制所述1个系统的编码比特序列或所述K个系统的编码比特序列向所述解交织存储器的写入，所述解交织用存储器控制部在所述标准速模式时从所述解交织存储器中存储的该1个系统的编码比特序列中选择性地读出比特，由此进行所述第1解交织处理，在所述K倍速模式时从所述解交织存储器中存储的该K个系统的编码比特序列中选择性地读出比特，由此进行所述第2解交织处理。8.根据权利要求6所述的编码装置，其特征在于，所述编码装置还具有输出接口电路组，该输出接口电路组在所述标准速模式时将从所述解交织电路输入的该1个系统的比特序列输出到外部，在所述K倍速模式时将从所述解交织电路输入的该K个系统的比特序列并列输出到外部。9.根据权利要求1所述的编码装置，其特征在于，所述传输帧基于ITU-T建议G.709。10.一种解码装置，其以标准速...

【专利技术属性】
技术研发人员：宫田好邦，杉原坚也，吉田英夫，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本,JP