混合式频率合成器及方法技术

实施例包含一种混合式频率合成器，其包括直接数字合成器，所述直接数字合成器经配置以产生具有由从外部产生信号源接收的输入信号确定的频率的数字输出信号。所述混合式频率合成器进一步包含Δ‑Σ调制器，其经配置以基于数字输出信号来产生Δ‑Σ调制信号，所述Δ‑Σ调制器耦合到直接数字合成器。所述混合式频率合成器还包含数/模转换器，其经配置以将Δ‑Σ调制信号转换成模拟输出信号，所述数/模转换器耦合到所述Δ‑Σ调制器。此外，所述混合式频率合成器包含带通滤波器，其经配置以从所述模拟输出信号移除干扰频率，所述带通滤波器耦合到所述数/模转换器；及锁相回路，其耦合到所述带通滤波器且由从所述带通滤波器接收的参考信号驱动。

Hybrid frequency synthesizer and method

The embodiment includes a hybrid frequency synthesizer including a direct digital synthesizer configured to generate a digital output signal with a frequency determined by an input signal received from a signal source from the external source. The hybrid frequency synthesizer further includes a delta sigma modulator, which is configured to generate a delta sigma modulation signal based on a digital output signal, and the delta sigma modulator is coupled to a direct digital synthesizer. The hybrid frequency synthesizer also includes a digital / analog converter, which is configured to convert the delta sigma modulation signal into an analog output signal, and the digital / mode converter is coupled to the delta sigma modulator. In addition, the hybrid frequency synthesizer includes a bandpass filter, which is configured to remove the interference frequency from the analog output signal, and the bandpass filter is coupled to the number / mode converter; and the phase locked loop is coupled to the bandpass filter and driven by a reference signal received from the bandpass filter.

【技术实现步骤摘要】
【国外来华专利技术】混合式频率合成器及方法相关申请案的交叉参考本申请案主张2015年7月31日申请的第14/815,523号美国专利申请案的权益，所述申请案的全文并入本文中。
本申请案大体上涉及频率合成器及其方法。特定来说，本申请案涉及包括由直接数字合成器驱动的锁相回路的混合式频率合成器。
技术介绍
许多电子系统(包含音频及通信系统)需要产生高质量、灵活信号源以用作(例如)本地振荡器、样本时钟、频率调制器或类似者。出于这个目的，此类系统通常包含信号或频率合成器，其可在几微秒内在可用于给定输出信号的整个频带上调谐。一种传统类型的频率合成器是锁相回路(“PLL”)，其为反馈控制系统，其产生具有关于输入参考信号的相位的相位的输出信号。在常见PLL的操作期间，输入参考信号经提供到相频检测器，其产生经提供到低通滤波器(“LPF”)的电压信号以改进回路稳定性且消除电压信号中的任何参考突波。低通滤波器的输出用以驱动电压控制振荡器(“VCO”)，其产生具有由输入电压控制的振荡频率的输出信号。PLL电路进一步包含反馈路径或回路，且VCO输出信号经提供到此路径上的频率或回路分频器。分频器(在本文中还称为“N分频器”)使VCO输出信号的频率除以经选择的整数值N，使得所述分频与参考频率完全相同。N分频器的输出与固定参考信号一起经提供到相频检测器作为第二输入。相频检测器比较两个输入信号的相位及频率且输出与所述两个输入信号之间的相位及/或频率中的差成比例的电压。此电压接着用以驱动VCO，借此完成PLL的反馈回路。以此方式，VCO的输出可锁定到参考信号及参考频率的相位或其N倍。存在影响PLL系统的性能且使设计理想PLL(其具有(例如)输出频率的窄频道间隔及广范围)变得困难的若干因子。因此，传统PLL系统(还已知为“整数NPLL”)通常具有若干缺点，包含(例如)缓慢稳定时间及难以滤除的高频带内噪声电平。例如，回路分频器的整数值N的量值影响反馈回路的噪声性能，因为参考频率中的任何相位噪声或寄生噪声将在其原始量值乘以N的情况下出现于回路输出中。因此，当N值为大时噪声电平大幅增加。然而，需要大N值以实现高频率分辨率且容纳相较于参考频率为大的(例如其几倍)的VCO输出信号频率。作为另一实例，参考信号的频率确定PLL的频率分辨率或步进大小，使得参考频率越低，频率分辨率及频道的数目越高。然而，在频率分辨率与稳定时间(还称为“锁定时间”或“频率切换时间”)(其为PLL改变到新的输出频率(例如在频率跳跃期间或当改变频道时)所花费的时间量)之间存在折衷。虽然较小稳定时间是优选的，使得PLL尽可能快地稳定于新的频率上，但这需要较高参考频率。如将了解，回路滤波器的带宽通常为参考频率的5％到10％且对PLL的稳定时间具有逆效应(即，回路滤波器的带宽越宽，稳定时间越快)。然而，较高参考频率意味着PLL的较低频率分辨率，其为不期望的。且回路滤波器上的较宽带宽是不期望的，因为此可使回路稳定性降级且不能有效地减少由参考频率及其谐波产生的寄生发射。为解决整数NPLL中的一些性能挑战，可使用“分数N”PLL。此PLL系统使用非整数频率除法来提供比更传统PLL精细的频率分辨率或针对相同分辨率的更低输出噪声。然而，分数NPLL仍遭受输出信号中的寄生频调，如将了解。另一现有类型的频率合成器是直接数字合成器(“DDS”)，其为从单个固定频率参考时钟产生周期数字信号或任意波形的经采样数据系统。DDS可用以合成比其输入时钟或参考信号的频率低的频率。DDS相比于传统PLL的优点包含更好频率灵活度、经改进相位噪声及跨频率切换过渡的输出相位的精确控制。然而，传统DDS系统也具有某些缺点，包含(例如)归因于在大频率偏移处的混淆及更高噪声下限的在输出信号中滤除更高阶谐波的困难。如将了解，为实现良好信号质量，由频率合成器产生的信号必须具有非常小的相位或寄生噪声或高频谱纯度。在DDS电路中，输出信号的频谱纯度主要由与DDS串联耦合以基于由DDS产生的数字信号而产生模拟输出信号的数/模转换器(“DAC”)确定。然而，甚至理想N位DAC也将产生具有振幅的谐波，所述振幅取决于输出频率与时钟频率之比，借此促成常规DDS的更高噪声下限。此外，由DAC产生的更高阶谐波反折到奈奎斯特(Nyquist)带宽，使得其不可过滤。作为解决传统频率合成器中的一些上文性能挑战的尝试，第4,965,533号美国专利案描述混合式频率合成系统100，其包含用于产生整数NPLL104的输入参考信号的DDS电路102，如图1中所展示。归因于包含DDS电路102，混合式系统100提供高于传统PLL的频率分辨率及频率范围，以及更快稳定时间。更明确来说，如图1中所展示，稳定信号源106作为输入而被施加到DDS108，且DDS108的数字输出被施加到包含在DDS电路102中以将DDS108的数字输出转换成模拟信号的N位数/模转换器(“DAC”)110。带通滤波器(“BPF”)112包含在DDS电路102与整数NPLL104之间的路径中以抑制或消除来自DDS电路102的输出信号的宽带寄生噪声，使得突波的量值不乘以包含在PLL104的反馈回路116中的N分频器114的值N。如将了解，整数NPLL104包含相频检测器(“PFD”)118、低通滤波器(“LPF”)120及电压控制振荡器(“VCO”)122，其全部串联连接，如为常规的。如图1中所展示，经过滤DDS输出信号被输入到PFD118作为PLL104的输入参考信号。通过使用DDS电路102作为到PLL104的参考，所述参考频率可以极小步进改变(即，使用非常精细频率分辨率)，而PLL104可具有相对较大频率步进大小及因此用于回路滤波器120的宽可允许带宽，借此提供PLL104的更快稳定时间。然而，现有DDS驱动PLL混合式系统100仍具有某些缺点，其缺乏提供实际、高性能解决方案。例如，至少部分归因于N位DAC102，系统100造价昂贵且消耗大量功率。此外，现有技术系统100易受寄生频调影响，因为N位DAC110是具有限制DDS系统102的寄生性能的无寄生动态范围的加权奈奎斯特数/模转换器。如将了解，虽然在从BPF112接收的输出信号中的任何剩余寄生信号可由PLL104滤除(如果在PLL104的带宽外)，但在此带宽内的任何突波乘以PLL104。虽然，理论上，由DDS108引入的量化噪声预期均匀地扩散于奈奎斯特带宽上，但实际应用已经展示：即使当使用N位DAC时，情况也并非如此。而是，所述量化噪声是高度依赖信号的且可以输出频率的倍数集中。因此，甚至理想多位DAC将在输出信号中产生谐波，其最终馈送到由DDS系统102驱动的PLL104。
技术实现思路
本专利技术希望通过提供系统及方法而解决上文所提及的问题，所述系统及方法经设计以尤其提供一种混合式频率合成器，其包括Δ-Σ调制直接数字合成器(“DDS”)以用于驱动锁相回路(“PLL”)，所述锁相回路(“PLL”)可(1)产生具有高信号噪声比(“SNR”)及低寄生频调的高质量信号源，(2)当所述系统正频率跳跃或以其它方式改变到新的频率时提供更快稳定或锁定时间，及(3)降低功率消耗及整体电路成本。一个实例实施例包含混合式频率合成器，其包括直接数字合成器，所述直接数字合成本文档来自技高网...

【技术保护点】
一种混合式频率合成器，其包括：直接数字合成器，其经配置以产生具有由从外部产生信号源接收的输入信号来确定的频率的数字输出信号；Δ‑Σ调制器，其经配置以基于所述数字输出信号产生Δ‑Σ调制信号，所述Δ‑Σ调制器耦合到所述直接数字合成器；数/模转换器，其经配置以将所述Δ‑Σ调制信号转换成模拟输出信号，所述数/模转换器耦合到所述Δ‑Σ调制器；带通滤波器，其经配置以从所述模拟输出信号移除干扰频率，所述带通滤波器耦合到所述数/模转换器；及锁相回路，其耦合到所述带通滤波器且由从所述带通滤波器接收的参考信号驱动。

【技术特征摘要】
【国外来华专利技术】2015.07.31 US 14/815,5231.一种混合式频率合成器，其包括：直接数字合成器，其经配置以产生具有由从外部产生信号源接收的输入信号来确定的频率的数字输出信号；Δ-Σ调制器，其经配置以基于所述数字输出信号产生Δ-Σ调制信号，所述Δ-Σ调制器耦合到所述直接数字合成器；数/模转换器，其经配置以将所述Δ-Σ调制信号转换成模拟输出信号，所述数/模转换器耦合到所述Δ-Σ调制器；带通滤波器，其经配置以从所述模拟输出信号移除干扰频率，所述带通滤波器耦合到所述数/模转换器；及锁相回路，其耦合到所述带通滤波器且由从所述带通滤波器接收的参考信号驱动。2.根据权利要求1所述的混合式频率合成器，其中所述外部产生信号源是晶体参考振荡器。3.根据权利要求1所述的混合式频率合成器，其中所述数/模转换器是一位数/模转换器。4.根据权利要求1所述的混合式频率合成器，其中所述直接数字合成器使用32位频率调谐字。5.根据权利要求1所述的混合式频率合成器，其中所述锁相回路是整数N锁相回路。6.根据权利要求1所述的混合式频率合成器，其中所述锁相回路包含在接收器的本地振荡器中。7.一种用于驱动锁相回路的电子电路，所述电子电路包括：直接数字合成器，其经配置以产生具有由从外部产生信号源接收的输入来确定的频率的数字输出信号；Δ-Σ调制器，其经配置以基于所述数字输出信号而产生Δ-Σ调制信号，所述Δ-Σ调制器耦合到所述直接数字合成器；数/模转换器，其...

【专利技术属性】
技术研发人员：迈克尔·古德森，唐阳，
申请(专利权)人：舒尔获得控股公司，
类型：发明
国别省市：美国,US