一种PAL制视频编码IP核制造技术

本发明专利技术提出一种PAL制视频编码IP核，工作在黑白显示模式时，视频流接收模块提取出亮度信号Y，信号嵌入模块将时序产生模块产生PAL制的全同步脉冲信号和全消隐信号嵌入到视频数据中输出；工作在彩色显示模式时，视频流接收模块取出亮度信号Y以及色差信号U和V，时序产生模块产生全同步脉冲信号、全消隐信号、色同步脉冲、色消隐信号以及逐行倒相使能信号，NCO模块产生正弦副载波和余弦副载波，滤波模块对色差信号U和V进行低通滤波，正交平衡调制模块使用滤波后的色差信号U和V分别对正弦副载波和余弦副载波进行调制，合成模块将色差信号U逐行倒相后与亮度信号Y以及色差信号V合成。本发明专利技术在FPGA上实现PAL制显示所需的滤波和调制方法，并封装成IP核，适用于低功耗、小体积的成像系统。

【技术实现步骤摘要】
一种PAL制视频编码IP核
本专利技术属于视频显示

技术介绍
在需要用PAL制显示的FPGA成像系统中，为了完成最终的PAL制的时序显示，一般有两种方案。一是使用单通道DA转换芯片，如ADV7123，在FPGA中产生PAL制的同步信号和消隐信号，组合完成视频显示。这种方案相对来说功耗较低，但缺点是只能显示黑白的图像。在需要显示彩色PAL制图像的系统中，就需要用专用的彩色PAL制DA芯片，如ADV7393，这类芯片只需要FPGA送给图像的RGB或者YUV格式数据，在芯片内部进行PAL制的时序产生、正交平衡调制和滤波等工作，这类芯片虽然使用简便，成像质量好，但是功耗较大，通常为单通道DA转换芯片的5到10倍。在一些对功耗和体积要求较严格的成像系统中，往往不得以选用单通道DA转换芯片只显示黑白图像。即便只显示黑白图像，由于PAL制的时序相对VGA等数字化标准较为复杂，且市面上众多监视器兼容的标准也不尽相同，往往出现在调试PAL制的时序时，在一些监视器上成像效果很好，而在其他一些监视器上却会出现抖动、闪烁甚至不能成像的问题。因此倘若能针对某一业界公认的标准接口设计一套PAL制IP核，不但可以方便地调试PAL制的时序，而且前端的图像接口也更容易设计。
技术实现思路
本专利技术的目的在于提出一种PAL制视频编码IP核，其在FPGA上实现PAL制显示所需的滤波和调制方法，并封装成IP核，使其可广泛应用于各种成像显示系统中，为低功耗、小体积成像系统后端视频输出提供一定的参考。为了解决上述技术问题，本专利技术提供一种PAL制视频编码IP核，包括在FPGA中实现的视频流接收模块、滤波模块、NCO模块、正交平衡调制模块、时序产生模块、合成模块、信号嵌入模块；当所述IP核工作在黑白显示模式时，视频流接收模块从输入的视频数据流中提取出亮度信号Y并缓存，时序产生模块产生PAL制的全同步脉冲信号和全消隐信号，信号嵌入模块将全同步脉冲信号和全消隐信号嵌入到视频数据中输出；当所述IP核工作在彩色显示模式时，视频流接收模块从输入的视频数据流中提取出亮度信号Y以及色差信号U和V，并将该三路数据缓存，时序产生模块产生全同步脉冲信号、全消隐信号、色同步脉冲、色消隐信号以及逐行倒相使能信号，NCO模块产生正弦副载波和余弦副载波，滤波模块对色差信号U和V进行低通滤波，正交平衡调制模块使用滤波后的色差信号U和V分别对正弦副载波和余弦副载波进行调制，合成模块将色差信号U逐行倒相后与亮度信号Y以及色差信号V合成，信号嵌入模块将全同步脉冲信号、全消隐信号、色同步脉冲、色消隐信号嵌入到合成的数据中输出。进一步，所述视频流接收模块的输入接口为Avalon-ST总线形式；所述视频流接收模块采用有限状态机实现。进一步，所述视频流接收模块对符合要求的图像数据包，先将逐行扫描的图像数据转换成隔行扫描数据，然后缓存到FIFO中供FIR滤波模块使用。进一步，所述视频流接收模块中维护有一个计数器，该计数器用于统计图像帧之间的间隔和PAL的扫描进程，当两者出现较大偏差导致显示不当时或者需要较大缓存时，复位后续图像显示系统，使后续图像显示系统与输入的图像数据流重新同步。进一步，所述滤波模块采用FIR滤波器。进一步，所述NCO模块由一个存储正弦波形的片上随机存储器和扫描逻辑单元构成，扫描逻辑单元通过计算时钟与输出频率的比得到扫描步长，在时钟的驱动下读取随机存储器中存储的正弦波数据，输出正弦波信号。进一步，所述NCO模块采用可变步长的扫描方法，每次跳跃式的读取随机存储器。进一步，所述时序产生模块中设置有行计数器和列计数器，列计数器用于记录从左至右的扫描，行计数器用于记录从上到下的扫描，将同步脉冲和消隐脉冲由时间转换为时钟个数后，通过判断计数器的值来输出同步脉冲信号和消隐信号。本专利技术与现有技术相比，其显著优点在于，本专利技术实现了在FPGA上进行PAL制显示的相关工作，使其可以在使用低功耗、单通道DA转换芯片的系统中显示彩色PAL制图像。同时，本专利技术使用了Avalon接口，兼容于Qsys，使其具有兼容性和易用性的特点。附图说明图1是本专利技术所述PAL制视频编码IP核逻辑结构示意图。图2是本专利技术所述PAL制视频编码IP核数据流示意图。图3是PAL制输出参数对应关系示意图。图4是Avalon-ST总线信号图。具体实施方式容易理解，依据本专利技术的技术方案，在不变更本专利技术的实质精神的情况下，本领域的一般技术人员可以想象出本专利技术PAL制视频编码IP核的多种实施方式。因此，以下具体实施方式和附图仅是对本专利技术的技术方案的示例性说明，而不应当视为本专利技术的全部或者视为对本专利技术技术方案的限制或限定。视频流接收模块视频接收模块的功能是对输入的视频流进行格式转换和数据缓存，输出为亮度信号Y以及两路色差信号U和V。Altera规定的VIP视频流格式为Avalon-ST总线的数据包形式，其中数据包的第一个数据指明了该数据包的类型，如0xF为控制数据包，0x0为图像数据包。视频流接收模块采用一个FSM(Finite-statemachine，有限状态机)来实现。如图4所示，当检测到startofpacket信号有效时，说明到来了一帧新的数据包，此时根据data线上的数据辨别新一帧的数据包是控制数据包还是图像数据包，如果是控制数据包，则对该数据包中提供的图像宽度、高度和交错信息进行检查，如果不符合显示的格式，就忽略图像数据包。当符合要求的图像数据包到来时，则先将逐行扫描的图像数据转换成隔行扫描数据，即丢弃奇场的偶行和偶场的奇行，再缓存到FIFO中，供FIR滤波模块使用。由于PAL制的显示和图像数据流往往工作在两个不同的时钟域，该FIFO同时还具有隔离时钟域的功能。并且由于在不同的时钟域，有可能显示扫描的进度快过图像输入的进度导致显示不同步，或者显示扫描的进度远落后于图像输入的进度，导致需要缓存大量数据。针对这种情况在视频流接收模块中维护了一个计数器，该计数器用于统计图像帧之间的间隔和PAL的扫描进程，当两者出现较大偏差导致显示出现问题或者需要较大缓存时就复位后续显示系统，使其与图像数据流重新同步，以达到最佳的显示效果。FIR滤波模块FIR滤波模块从视频流接收模块中读取分离后的两路色差信号U和V数据进行低通滤波。PAL制的图像显示中规定亮度信号的带宽为6MHz，色差信号的带宽为1.3MHz，因此要对色差信号进行低通滤波。通常低通滤波器由模拟电路实现，在FPGA中则只能实现数字滤波器，结合FPGA本身的特性，本专利技术采用较好实现的FIR滤波器完成低通滤波功能。先在matlab软件中使用工具箱设计出符合要求的滤波器参数，然后导入到FPGA中生成FIR滤波器。在FPGA实现滤波器的原理是卷积，将输入的数据跟对应的系数相乘，再将相乘后的数据加和。滤波器的阶数选择的越高，滤波的效果就会越好，但也会需要越多的资源。本专利技术选择24阶的对称FIR滤波器。NCO模块NCO模块的全称是numericallycontrolledoscillator，即数控振荡器。根据“GB3174-1995PAL-D制电视广播技术规范”中的规定，色差信号U和V需要经过正交平衡调制，因此需要产生75Hz的色度副载波，通常在这一步还要对V副载波进行逐行倒相。本文档来自技高网...

【技术保护点】
一种PAL制视频编码IP核，其特征在于，包括在FPGA中实现的视频流接收模块、滤波模块、NCO模块、正交平衡调制模块、时序产生模块、合成模块、信号嵌入模块；当所述IP核工作在黑白显示模式时，视频流接收模块从输入的视频数据流中提取出亮度信号Y并缓存，时序产生模块产生PAL制的全同步脉冲信号和全消隐信号，信号嵌入模块将全同步脉冲信号和全消隐信号嵌入到视频数据中输出；当所述IP核工作在彩色显示模式时，视频流接收模块从输入的视频数据流中提取出亮度信号Y以及色差信号U和V，并将该三路数据缓存，时序产生模块产生全同步脉冲信号、全消隐信号、色同步脉冲、色消隐信号以及逐行倒相使能信号，NCO模块产生正弦副载波和余弦副载波，滤波模块对色差信号U和V进行低通滤波，正交平衡调制模块使用滤波后的色差信号U和V分别对正弦副载波和余弦副载波进行调制，合成模块将色差信号U逐行倒相后与亮度信号Y以及色差信号V合成，信号嵌入模块将全同步脉冲信号、全消隐信号、色同步脉冲、色消隐信号嵌入到合成的数据中输出。

【技术特征摘要】
1.一种PAL制视频编码IP核，其特征在于，包括在FPGA中实现的视频流接收模块、滤波模块、NCO模块、正交平衡调制模块、时序产生模块、合成模块、信号嵌入模块；当所述IP核工作在黑白显示模式时，视频流接收模块从输入的视频数据流中提取出亮度信号Y并缓存，时序产生模块产生PAL制的全同步脉冲信号和全消隐信号，信号嵌入模块将全同步脉冲信号和全消隐信号嵌入到视频数据中输出；当所述IP核工作在彩色显示模式时，视频流接收模块从输入的视频数据流中提取出亮度信号Y以及色差信号U和V，并将该三路数据缓存，时序产生模块产生全同步脉冲信号、全消隐信号、色同步脉冲、色消隐信号以及逐行倒相使能信号，NCO模块产生正弦副载波和余弦副载波，滤波模块对色差信号U和V进行低通滤波，正交平衡调制模块使用滤波后的色差信号U和V分别对正弦副载波和余弦副载波进行调制，合成模块将色差信号U逐行倒相后与亮度信号Y以及色差信号V合成，信号嵌入模块将全同步脉冲信号、全消隐信号、色同步脉冲、色消隐信号嵌入到合成的数据中输出。2.如权利要求1所述PAL制视频编码IP核，其特征在于，所述视频流接收模块的输入接口为Avalon-ST总线形式，所述视频流接收模块采用有限状态机实现。3.如权利要求2所述PAL制视频编码IP核，其特征在于，...

【专利技术属性】
技术研发人员：隋修宝，杨成章，陈钱，顾国华，刘程威，刘源，钱惟贤，何伟基，
申请(专利权)人：南京理工大学，
类型：发明
国别省市：江苏,32