解交错电路与解交错方法技术

本发明专利技术揭露了一种解交错电路与一种解交错方法，是对一交错信号的一时间交错区块执行一时间解交错处理，该时间交错区块包含多个信息单元，该解交错电路的一实施例包含：一输入缓冲存储器，用以暂存该些信息单元；一写入地址产生器，用来依据一预设规则产生多个写入地址，以将暂存于该输入缓冲存储器的该些信息单元写入一存储器；一读出地址产生器，用来依据该预设规则产生多个读出地址，以将储存于该存储器的该些信息单元读出；以及一输出缓冲存储器，用以暂存自该存储器读出的该些信息单元。该些信息单元储存于该存储器的多个拼砖中，该些拼砖按该预设规则对应于该时间交错区块的多个区域，该多个区域包含一第一区域与一第二区域，该第一区域中的每该拼砖的尺寸不同于该第二区域中的每该拼砖的尺寸。

The solution staggered circuit and the solution interlacing method

The invention discloses a deinterleaving circuit and a deinterlacing method, is a block execution time of solution treatment on a staggered time interleaved signal staggered, the time interleaved block includes a plurality of information units, the de interleaving circuit embodiments include: an input buffer storage device for storing the. Information unit; a write address generator according to a preset rule generates a plurality of write address, to write a memory of the information stored in the input buffer storage unit; a read address generator, according to the preset rules to generate multiple read address stored in the information unit of the memory read; and an output buffer memory, the information unit is used to store the memory read. The unit of information stored in the memory of a plurality of tiles in multiple areas of the tiles according to the preset rules corresponding to the time interleaved block, the region includes a first region and a second region, the first region in each of the tile size is different from the second areas each of the tile size.

【技术实现步骤摘要】
解交错电路与解交错方法
本专利技术是关于时间解交错电路与方法，尤其是关于可减少存储器存取次数的时间解交错电路与方法。
技术介绍
一般而言，地面数字视频广播(digitalvideobroadcasting-SecondGenerationterrestrial,DVB-T2)的广播信号在发送之前会先将数据经过单元交错(Cell-interleaving,CI)运算及时间交错(Time-interleaving,TI)运算以尽可能降低传输过程中各种干扰对传输数据的影响，接收端才可以取得正确的传输数据，而信号接收端在接收信号后必须先经过时间解交错(Timede-interleaving)运算及单元解交错(Cellde-interleaving)运算才能将数据正确解码。请参阅图1，其是习知信号接收端的功能方块图。信号接收端100包含解调变电路(demodulator)110、频率解交错(frequencyde-interleaving)电路120、时间解交错电路130、单元解交错电路140、去映射(de-mapping)电路150以及解码电路160。输入信号为调变过后的信号(例如基于正交分频多工(orthogonalfrequencydivisionmultiplexing,OFDM)的正交振幅调变(quadratureamplitudemodulation,QAM)信号)，经过解调变电路110处理后所得到的交错信号包含两个正交的分量(I、Q)及信号噪声比(signaltonoiseratio,SNR)等信息，之后经由频率解交错电路120、时间解交错电路130、单元解交错电路140的解交错运算后，使该些信息以正确的顺序重新排列，再经过去映射电路150的运算后还原成位信息，最后经由解码电路160的运算后(例如低密度奇偶检查(Low-densityparity-check,LDPC)及BCH解码)得到传输数据。时间解交错运算是以一个TI区块为单位，每一个TI区块包含NFEC个向前错误校正(forwarderrorcorrection,以下简称FEC)区块，而每个FEC区块包含Ncell个单元(cell)。在接收端运行时间解交错运算时，所使用的动态随机存取存储器(dynamicrandomaccessmemory,DRAM)的大小为Nr列与Nc栏，其中Nr为Ncell/5，Nc为NFEC×5。图1的时间解交错电路130是对上述TI区块所包含的NFEC×Ncell个单元执行解交错处理。根据上述说明所提供的信息，时间解交错处理涉及大量的存储器存取作业，存储器存取的效率愈高，时间解交错处理的效能愈好。基于一般存储器的设计，从一存储器的同一列(row)存取N笔数据所需的时间明显少于从该存储器的不同列存取N笔数据所需的时间，因此，为增进存储器存取效率，拼砖(tile)技术被采用。关于拼砖技术，请参见以下说明。举例而言，假定一TI区块所需的存储器大小为18列与13栏，一时间解交错处理以第一方向顺序(本例中第一方向顺序为纵向顺序)写入数据如图2a所示，其中第0笔写入数据至第17笔写入数据构成一第一纵向数据群组、第18笔写入数据至第35笔写入数据构成一第二纵向数据群组、…、以及第216笔写入数据至第233笔写入数据构成一第十三纵向数据群组；该时间解交错处理作业另以第二方向顺序(本例中第二方向顺序为横向顺序)读出数据如图2b所示，其中第0笔读出数据至第12笔读出数据(对应图2a的第0、18、36、…、198以及216笔写入数据)构成一第一横向数据群组、第13笔读出数据至第25笔读出数据(对应图2a的第1、19、37、…、199以及217笔写入数据)构成一第二横向数据群组、…、以及第221笔读出数据至第233笔读出数据(对应图2a的第17、35、53、…、215以及233笔写入数据)构成一第十八横向数据群组。若上述时间解交错处理所采用的存储器的大小为20列与16行，为避免换列存取所造成的大量时间消耗，同一列的16个储存单位可规划为一存储器拼砖，则存取图2a与图2b的数据所需的存储器拼砖(即Tile0至Tile19，如图3所示)的总数为：其中Nc为前述纵向数据群组的数目(本例中Nc＝13)、Nr为前述横向数据群组的数目(本例中Nr＝18)、Tc为每个存储器拼砖的纵向大小(本例中Tc＝4)、Tr为每个存储器拼砖的横向大小(本例中Tr＝4)以及运算符号代表上取整函数。据上所述，图3的Tile0至Tile19所储存的写入数据如图4a所示，其中第0至3笔写入数据被写入Tile0、第4至7笔写入数据被写入Tile1、第8至11笔写入数据被写入Tile2、第12至15笔写入数据被写入Tile3、第16至17笔写入数据被写入Tile4、第18至21笔写入数据被写入Tile0、…、以及第232至233笔写入数据被写入Tile19，因此，写入操作所涉及的拼砖更换次数(或说换列次数，因同一拼砖的所有储存单位是位于存储器的同一列)总计为65次；另外，图3的Tile0至Tile19所储存的读出数据如图4b所示，其中第0至3笔读出从Tile0读出、第4至7笔读出数据由Tile5读出、第8至11笔读出数据由Tile10读出、第12笔读出数据由Tile15读出、第13至16笔读出数据由Tile0读出、…、第229至232笔读出数据由Tile14读出、以及第233笔读出数据由Tile19读出，因此，读出操作所涉及的拼砖更换次(或说换列次数)总计为72次。由上述说明及图4a、4b可知，Tile4、Tile9以及Tile14至Tile19均有未被利用的储存空间，这表示目前的拼砖技术会造成过多存储器空间的浪费；此外，写入与读出操作所涉及的换列次数合计为137次，仍待进一步减少，以增进时间解交错处理作业的效能。
技术实现思路
鉴于先前技术的不足，本专利技术的一目的在于提供一种时间解交错电路及一种运行时间解交错处理的方法，以减少时间解交错程序存取存储器的次数，并提高时间解交错程序的存储器空间利用率。本专利技术揭露了一种解交错电路，用来对一交错信号的一时间交错区块执行一时间解交错处理，该时间交错区块包含多个信息单元，该解交错电路的一实施例包含：一输入缓冲存储器，用以暂存该些信息单元；一写入地址产生器，用来依据一预设规则产生多个写入地址，以将暂存于该输入缓冲存储器的该些信息单元写入一存储器；一读出地址产生器，用来依据该预设规则产生多个读出地址，以将储存于该存储器的该些信息单元读出；以及一输出缓冲存储器，用以暂存自该存储器读出的该些信息单元。上述信息单元储存于该存储器时是储存于多个拼砖中，每个该拼砖为该存储器的一列的一部分或全部储存单位，每该拼砖所关联的一存储器地址不同于其它任一该拼砖所关联的一存储器地址，该些拼砖按该预设规则对应于该时间交错区块的多个区域，该多个区域包含一第一区域与一第二区域，该第一区域中的每该拼砖的尺寸不同于该第二区域中的每该拼砖的尺寸。本专利技术另揭露了一种解交错方法，应用于一信号接收装置，用来对一交错信号执行一时间解交错处理，该交错信号的一时间交错区块包含多个信息单元，该方法的一实施例包含：依据一预设规则产生多个写入地址；依据该预设规则产生多个读出地址；以及依据该本文档来自技高网...

【技术保护点】
一种解交错电路，用来对一交错信号的一时间交错区块执行一时间解交错处理，该时间交错区块包含多个信息单元，该解交错电路包含：一输入缓冲存储器，用以暂存该些信息单元；一写入地址产生器，用来依据一预设规则产生多个写入地址，以将暂存于该输入缓冲存储器的该些信息单元写入一存储器；一读出地址产生器，用来依据该预设规则产生多个读出地址，以将储存于该存储器的该些信息单元读出；以及一输出缓冲存储器，用以暂存自该存储器读出的该些信息单元，其中该些信息单元储存于多个拼砖中，每个该拼砖为该存储器的一列的一部分或全部储存单位，每个该拼砖所关联的一存储器地址不同于其它任一该拼砖所关联的一存储器地址，该些拼砖按该预设规则对应于该时间交错区块的多个区域，该多个区域包含一第一区域与一第二区域，该第一区域中的每个该拼砖的尺寸不同于该第二区域中的每个该拼砖的尺寸。

【技术特征摘要】
1.一种解交错电路，用来对一交错信号的一时间交错区块执行一时间解交错处理，该时间交错区块包含多个信息单元，该解交错电路包含：一输入缓冲存储器，用以暂存该些信息单元；一写入地址产生器，用来依据一预设规则产生多个写入地址，以将暂存于该输入缓冲存储器的该些信息单元写入一存储器；一读出地址产生器，用来依据该预设规则产生多个读出地址，以将储存于该存储器的该些信息单元读出；以及一输出缓冲存储器，用以暂存自该存储器读出的该些信息单元，其中该些信息单元储存于多个拼砖中，每个该拼砖为该存储器的一列的一部分或全部储存单位，每个该拼砖所关联的一存储器地址不同于其它任一该拼砖所关联的一存储器地址，该些拼砖按该预设规则对应于该时间交错区块的多个区域，该多个区域包含一第一区域与一第二区域，该第一区域中的每个该拼砖的尺寸不同于该第二区域中的每个该拼砖的尺寸。2.如权利要求1所述的解交错电路，其特征在于，该时间交错区块包括Nr乘以Nc个信息单元，Nr与Nc均为正整数，该多个区域包含该第一区域、该第二区域与一第三区域，该第一区域中的每个该拼砖的尺寸不同于该第三区域中的每个该拼砖的尺寸。3.如权利要求1所述的解交错电路，其特征在于，于一不换列的写入操作中，不同尺寸的任二该拼砖所允许的连续写入的该信息单元的数目不同。4.如权利要求1所述的解交错电路，其特征在于，于一不换列的读出操作中，不同尺寸的任二该拼砖所允许的连续读出的该信息单元的数目不同。5.如权利要求1所述的解交错电路，其特征在于，每个该拼砖的储存单位的数目与其它任一该拼砖的储存单位的数目相同。6.如权利要求1所述的解交错电路，其特征在于，每个该拼砖的储存单位的数目为2的幂次方。7.如权利要求1所述的解交错电路，其特征在于，该第一区域中的每个该拼砖的每个储存单位储存该多个信息单元的至少一个。8.如权利要求1所述的解交错电路，其特征在于，该第二区域中的至少一该拼砖的至少一储存单位未储存该多个信息单元的任一个。9.如权利要求1所述的解交错电路，其特征在于，该第一区域中的所有该拼砖的数目大于该第二区域中所有该拼砖的数目。10.如权利要求9所述的解交错电路，其特征在于，该多个区域包含该第一区域、该第二区域与一第三区域，该第一区域中的每个该拼砖的尺寸不同于该第三区域中的每个该拼砖的尺寸，且该第一区域中的所有该拼砖的数目大于该第三区域中所有该拼砖的数目。11.如权利要求1所述的解交错电路，其特征在于，该第一区域中的每个该拼砖为Tr乘以Tc个储存单位，该第二区域中的每个该拼砖为Tr1乘以Tc1个储存单位，于一不换列的写入操作里该Tr的值决定该第一区域中的每个该拼砖所允许的连续写入的该信息单元的数目，于一不换列的读出操作里该Tc的值决定该第一区域中的每个该拼砖所允许的连续读出的该信息单元的数目，于一不换列的写入操作里该Tr1的值决定该第二区域中的每个该拼砖所允许的连续写入的该信息单元的数目，于一不换列的读出操作里该Tc1的值决定该第二区域中的每个该拼砖所允许的连续读出的该信息单元的数目，该Tr1不等于该Tr，该Tc1不等于该Tc，Tr乘以Tc等于Tr1乘以Tc1，该Tr、Tr1、Tc与Tc1为正整数。12.如权利要求11所述的解交错电路，其特征在于，该多个区域包含该第一区域、该第二区域与一第三区域，该第...

【专利技术属性】
技术研发人员：王俊杰，
申请(专利权)人：晨星半导体股份有限公司，
类型：发明
国别省市：中国台湾,71