一种快速定位并测量缺陷的高密度测试芯片制造技术

本实用新型专利技术属于测试芯片设计和测试领域，具体涉及一种快速定位并测量缺陷的高密度测试芯片，包括外围电路、若干待测器件以及若干焊盘，每行待测器件之间通过开关的通断组合，使得每行待测器件之间串联连接或者并联连接，每列待测器件之间通过开关的通断组合，使得每列待测器件之间串联连接或者并联连接。本实用新型专利技术所提供的高密度测试芯片不仅可以适应先进半导体工艺对测试芯片中高密度待测器件的要求，也通过在测试芯片设计过程中将待测器件进行串联和并联绕线，配合外围电路进行控制，实现待测器件的整行/列的串/并联测试。在测量时，通过上述的整行/列的串/并联测试可以快速定位到缺陷位置，提高测试效率并提升工艺监测的精确度。

A high density test chip for fast locating and measuring defects

The utility model belongs to a test chip design and test field, in particular relates to a high density test chip rapid positioning and measurement of defects, including the peripheral circuit, some device to be tested and a plurality of pads, each device to be tested by the on-off combination, so that each row between the devices to be tested are connected in series or parallel connection each column, the device under test through the on-off combination, so that each column tested devices are connected in series or parallel connection. High density test chip provided by the utility model can not only adapt to the advanced semiconductor chip for testing high density of device under test, through the test chip in the design process, test device series and parallel winding, with peripheral circuit control, the entire row / column to be tested on / parallel test. In the measurement, the whole line / column series / parallel test can quickly locate the defect position, improve the test efficiency and improve the accuracy of the process monitoring.

【技术实现步骤摘要】
一种快速定位并测量缺陷的高密度测试芯片
本技术属于测试芯片设计和测试领域，具体涉及一种快速定位并测量缺陷的高密度测试芯片。
技术介绍
随着集成电路的设计规模不断扩大，单一芯片上的电子器件密度越来越大，而电子器件的特征尺寸越来越小。同时，集成电路工艺流程包含着很多复杂的工艺步骤，每一步都存在特定的工艺制造偏差，导致了集成电路芯片的成品率降低。在可制造性设计的背景下，为了提高集成电路产品的成品率，缩短成品率成熟周期，业界普遍采用基于特殊设计的测试芯片的测试方法，通过对测试芯片的测试来获取制造工艺和设计成品率改善所必需的数据。短程测试芯片和可寻址测试芯片是集成电路芯片制造过程中经常采用的两种测试芯片类型。短程测试芯片因其生产周期短、测试灵活、测试精度高而得到广泛的应用。但是，在传统的短程测试芯片中，各个待测元件的各个端子需要单独的连接到终端焊盘上，因此每个待测元件需要连接两个或多个焊盘，这些待测元件与焊盘有可能放置在同一层上，也可能待测元件的连接端子经过一层接触孔与焊盘层上的焊盘一一对应相连接，导致其面积利用率特别低。可寻址测试芯片利用译码器和开关选择电路实现了多个测试结构共用焊盘的目的，但是由于要求使用较复杂的辅助电路。但是基于先进半导体工艺的要求，可寻址测试芯片中的外围电路经过优化后在半导体制造环节得到了充分的利用。但是普通的可寻址电路所能够测量的器件数量为个，且测量也必须是逐个扫描进行测量，满足不了先进工艺下的高密度器件的快速测量要求，不能在百万级至上亿级的器件中快速定位出缺陷位置和类型。对于10nm、7nm等先进工艺来说，要测量百万数量级以上的器件，且要快速找到缺陷位置，目前的测试芯片并不能满足要求。
技术实现思路
为了解决上述的技术问题，本技术的目的是提供一种快速定位并测量缺陷的高密度测试芯片，该芯片结构合理、工作效率高。为了实现上述技术目的，本技术采用了以下的技术方案：一种快速定位并测量缺陷的高密度测试芯片，包括外围电路、若干待测器件以及若干焊盘，其中外围电路包括寻址电路与开关电路，每行待测器件之间通过开关的通断组合，使得每行待测器件之间串联连接或者并联连接，每列待测器件之间通过开关的通断组合，使得每列待测器件之间串联连接或者并联连接。作为优选方案：每个待测器件都有漏极D、栅极G、源极S、衬底B四个端口，每个待测器件的D、G、S、B端分别通过一个开关连接到信号线DF、GF、SF、BF上，且每个待测器件的S端还通过两个并联的开关连接到下一个待测器件的D端。作为优选方案：所述测试芯片的待测器件为晶体管，所述晶体管包括N型晶体管和/或P型晶体管，若干个N型晶体管或者若干个P型晶体管组成块，若干个N型晶体管块或者若干个P型晶体管块组成模块；一个测试芯片中含有一个N或P型晶体管组成的模块，或者一个N型晶体管组成的模块和一个P型晶体管组成的模块。作为优选方案：测试芯片中的所有待测器件共用一组GF、SF、BF信号线，每一列块中的待测器件共用一个DF信号。作为优选方案：所述外围电路包括开关电路，所述开关电路含有用来控制单个待测器件测试或者整行/列待测器件测试的EN_FAST信号线；用来控制整行测试或者整列测试的EN_ROW_COL信号线；用来控制串联测试或者并联测试的EN_SER_PAR信号线。作为优选方案：所述焊盘至少包括电源接入焊盘VSS、VDD，行、列地址位焊盘Row(m)、Col(n)，模块选择信号焊盘SEL(k)，使能信号焊盘EN_FAST、EN_ROW_COL、EN_SER_PAR，以及晶体管各端口信号线焊盘GF、DF(l)、BF、SF；其中m表示一个块中待测器件的行数、n表示列数，k表示待测器件组成的块的行数、l表示列数。作为优选方案：测试芯片中的所有待测器件共用一组GF、SF、BF焊盘，每一列块中的待测器件共用一个DF焊盘。作为优选方案：所述测试芯片放置在多项晶圆中，且待测器件高密度排布，数量至少在106以上。作为优选方案：所述待测试器件通过一个或多个金属层与测试电路进行连接测试。作为优选方案：所述待测试器件的结构与尺寸相同。本技术所提供的高密度测试芯片不仅可以适应先进半导体工艺对测试芯片中高密度待测器件的要求，也通过在测试芯片设计过程中将待测器件进行串联和并联测试设计，配合外围电路进行控制，既可以实现单个待测器件的测试，又可以实现待测器件的整行/列的串/并联测试，以及整行/列的并行测试。在测量过程中，通过上述的整行/列的串/并联测试可以快速定位到缺陷位置，提高测试效率并提升工艺监测的精确度。附图说明图1是本技术的原理框图。图2是本技术待测器件排布结构图。图3是现有测试芯片的若干待测器件的关联电路图。图4是本技术单个待测器件的关联电路图。图5是本技术一行/列待测器件的关联电路图。具体实施方式在半导体制造过程中，特别是面对14/10/7nm的先进工艺节点，晶圆上的器件数量越来越多会导致工艺和程序越来越复杂、漏电流越来越大、物理缺陷和电学缺陷越来越多等问题，那么先进工艺的制程决定了产品成功的关键。测试芯片作为一种有效监控半导体工艺制程的方法。最早的测试芯片是传统的短程测试芯片，其中的每个器件均需要两个或两个以上的焊盘，通过外部测试机的探针改变所连接的焊盘以实现器件的逐一测量。为了节省面积并提高测试速度，业内开始将可寻址电路引入到测试芯片中来，形成可寻址测试芯片。然而此类型的测试芯片被提出后，因为外围电路包含选址电路、开关电路等复杂电路设计而未被普及。但是基于先进半导体工艺的要求，可寻址测试芯片中的外围电路经过优化后在半导体制造环节得到了充分的利用。但是普通的可寻址电路所能够测量的器件数量为个，且测量也必须是逐个扫描进行测量，满足不了先进工艺下的高密度器件的快速测量要求，不能在百万级至上亿级的器件中快速定位出缺陷位置和类型。为了解决传统测试芯片和普通可寻址测试芯片存在的问题，本专利技术针对先进工艺节点的芯片制造，提供了一种可快速定位并测量缺陷的高密度测试芯片。为了更清楚地描述本专利技术的技术方案，下面结合附图和实施例对本专利技术作进一步的说明，但本专利技术的保护范围并不限于此。如图1所示一种快速定位缺陷的高密度测试芯片，该测试芯片包括外围电路、若干个待测器件以及若干焊盘，其中外围电路由可寻址电路（AddressableCircuits）组成，可寻址电路包括由组合逻辑电路构成的寻址电路和开关电路，而寻址电路包括行寻址电路与列寻址电路，开关电路包括若干开关与开关控制电路；焊盘包括电源接入焊盘VSS、VDD，行/列地址位焊盘Row(m)、Col(n)，模块选择信号焊盘SEL(k)，使能信号焊盘EN_FAST、EN_ROW_COL、EN_SER_PAR，以及晶体管各端口信号线焊盘GF、DF(l)、BF、SF，其中m表示一个块中待测器件的行数、n表示列数，k表示待测器件组成的块的行数、l表示列数。本实施例中，测试芯片中的焊盘包含使能信号焊盘EN_FAST、EN_ROW_COL、EN_SER_PAR，分别对应引入的三条使能信号：EN_FAST、EN_ROW_COL、EN_SER_PAR。其中，EN_FAST用来控制测量模式：单个扫描测试或者整行/列测试；EN_ROW_COL用来控制具本文档来自技高网...

【技术保护点】
一种快速定位并测量缺陷的高密度测试芯片，包括外围电路、若干待测器件以及若干焊盘，其中外围电路包括寻址电路与开关电路其特征在于：每行待测器件之间通过开关的通断组合，使得每行待测器件之间串联连接或者并联连接，每列待测器件之间通过开关的通断组合，使得每列待测器件之间串联连接或者并联连接，每个待测器件都有漏极D、栅极G、源极S、衬底B四个端口，每个待测器件的D、G、S、B端分别通过一个开关连接到信号线DF、GF、SF、BF上，且每个待测器件的S端还通过两个并联的开关连接到下一个待测器件的D端。

【技术特征摘要】
1.一种快速定位并测量缺陷的高密度测试芯片，包括外围电路、若干待测器件以及若干焊盘，其中外围电路包括寻址电路与开关电路其特征在于：每行待测器件之间通过开关的通断组合，使得每行待测器件之间串联连接或者并联连接，每列待测器件之间通过开关的通断组合，使得每列待测器件之间串联连接或者并联连接，每个待测器件都有漏极D、栅极G、源极S、衬底B四个端口，每个待测器件的D、G、S、B端分别通过一个开关连接到信号线DF、GF、SF、BF上，且每个待测器件的S端还通过两个并联的开关连接到下一个待测器件的D端。2.根据权利要求1所述的一种快速定位并测量缺陷的高密度测试芯片，其特征在于：所述测试芯片的待测器件为晶体管，所述晶体管包括N型晶体管和/或P型晶体管，若干个N型晶体管或者若干个P型晶体管组成块，若干个N型晶体管块或者若干个P型晶体管块组成模块；一个测试芯片中含有一个N或P型晶体管组成的模块，或者一个N型晶体管组成的模块和一个P型晶体管组成的模块。3.根据权利要求2所述的一种快速定位并测量缺陷的高密度测试芯片，其特征在于：测试芯片中的所有待测器件共用一组GF、SF、BF信号线，每一列块中的待测器件共用一个DF信号。4.根据权利要求1所述的一种快速定位并测量缺陷的高密度测试芯片，其特征在于：所述外围电路包括开关电路，所述开关电路含有用来控制单个待测...

【专利技术属性】
技术研发人员：潘伟伟，郑勇军，杨慎知，杨璐丹，方益，
申请(专利权)人：杭州广立微电子有限公司，
类型：新型
国别省市：浙江,33