芯片封装结构和电子设备制造技术

本实用新型专利技术涉及半导体封装技术领域，提供了一种芯片封装结构和电子设备。芯片封装结构包括：支撑体、芯片、至少一导电体以及用于塑封支撑体、芯片、导电体的塑封体；芯片设置于支撑体的上表面，芯片的上表面形成有芯片焊盘，且芯片焊盘通过打线连接至支撑体的外部焊盘；导电体连接于外部焊盘或芯片焊盘中的接地焊盘，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离。本实用新型专利技术还提供了一种电子设备。采用本实用新型专利技术的实施方式，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。

【技术实现步骤摘要】
芯片封装结构和电子设备
本技术涉及半导体封装
，特别涉及一种芯片封装结构和电子设备。
技术介绍
对电子零部件以及IC封装而言，抗ESD(Electro-Staticdischarge，静电释放)击穿是一个非常重要的电学指标。从芯片封装体外部产生静电，首先达到封装体表面，然后穿过封装体的塑封层，到达芯片表面，便会击穿芯片的功能电路，造成芯片功能性失效。由于电子芯片在生产、存储、运输及使用过程中，静电无处不在，ESD问题导致的器件失效所占的比重非常大。专利技术人发现现有技术至少存在以下问题：现有的芯片封装体中，一般会在芯片内部设计抗ESD击穿保护电路或ESD静电通路，让到达芯片封装体表面的静电可以通过设计的通路导出芯片封装体而不会击穿芯片的功能电路。然而，由于ESD静电来源的多样性以及模式特性的不同，静电并不会完全按照设计的通路导出芯片封装体，若静电未被导出芯片封装体，则仍会击穿芯片表面的功能电路。
技术实现思路
本技术部分实施方式的目的在于提供一种芯片封装结构和电子设备，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。本技术实施方式提供了一种芯片封装结构，包括：支撑体、芯片、至少一导电体以及用于塑封支撑体、芯片、导电体的塑封体；芯片设置于支撑体的上表面，芯片的上表面形成有芯片焊盘，且芯片焊盘通过打线连接至支撑体的外部焊盘；导电体连接于外部焊盘或芯片焊盘中的接地焊盘，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离。本技术实施方式还提供了一种电子设备，包括至少一个上述的芯片封装结构。本技术实施方式相对于现有技术而言，在塑封体内设置连接于支撑体的外部焊盘或芯片焊盘中的接地焊盘的导电体，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离；即导电体较芯片、打线相比，更接近塑封体的上表面，使得静电达到塑封体的上表面并进入塑封体后首先接触到导电体，并通过导电体从外部焊盘或接地焊盘导出芯片封装结构，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。另外，导电体的第一端连接于外部焊盘或芯片焊盘中的接地焊盘，导电体的第二端裸露于塑封体的上表面。本实施方式设置导电体的第二端裸露于塑封体的上表面，以在静电达到塑封体的上表面时(尚未进入塑封体)，能够迅速由导电体的第二端进入导电体以被导出。另外，导电体为金属线，金属线的第一端连接于外部焊盘或芯片焊盘中的接地焊盘，金属线的第二端连接于外部焊盘。本实施方式提供了导电为金属线时的一种具体设置方式。另外，金属线的第一端连接于外部焊盘，且金属线的一部分投影在芯片的上表面。本实施方式中，金属线的第一端与第二端均连接于外部焊盘，且金属线横跨芯片的上表面，金属线的这种设置方式可以进一步减小静电达到芯片的上表面损坏芯片的机率。另外，金属线与塑封体的上表面相切。本实施方式提供了金属线的另一种具体设置方式，金属线与塑封体的上表面相切，即金属线与塑封体的上表面的距离很小，从而能使得静电在到达塑封体的上表面并在刚进入塑封体时，迅速由金属线上与塑封体的上表面相切位置进入金属线以被导出。另外，金属线的直径大于或等于0.5密耳。另外，打线至塑封体的上表面的最短距离和导电体至塑封体的上表面的最短距离的差值大于或等于10微米，以更好的导出静电。另外，导电体为金属线或金属块。附图说明一个或多个实施方式通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施方式的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。图1是根据本技术第一实施方式中的芯片封装结构的剖面示意图；图2是根据本技术第一实施方式中的芯片封装结构的立体示意图；图3是根据本技术第二实施方式中的芯片封装结构的剖面示意图；图4是根据本技术第三实施方式中的芯片封装结构的剖面示意图；图5A是根据本技术第四实施方式中的金属块连接于外部焊盘的芯片封装结构的剖面示意图；图5B是根据本技术第四实施方式中的金属块连接于接地焊盘的芯片封装结构的剖面示意图；图6是根据本技术第五实施方式中的芯片封装结构的剖面示意图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施方式，对本技术部分实施方式进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本技术，并不用于限定本技术。本技术第一实施方式涉及一种芯片封装结构，应用于电子设备，电子设备例如为手机、平板电脑等。芯片的封装形式可以为QFN(QuadFlatNo-leadPackage，方形扁平无引脚封装)、QFP(PlasticQuadFlatPackage，方型扁平式封装)、LGA(LandGridArray，栅格阵列封装)、BGA(BallGridArray，焊球阵列封装)等，然本实施方式对此不作任何限制。本实施方式中，芯片封装结构包括：支撑体、芯片、至少一导电体以及用于塑封支撑体、芯片、导电体的塑封体；芯片设置于支撑体的上表面，芯片的上表面形成有芯片焊盘，且芯片焊盘通过打线连接至支撑体的外部焊盘；导电体连接于外部焊盘或芯片焊盘中的接地焊盘，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离。相对于现有技术而言，在塑封体内设置连接于支撑体的外部焊盘或芯片焊盘中的接地焊盘的导电体，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离；即导电体较芯片、打线相比，更接近塑封体的上表面，使得静电达到塑封体的上表面并进入塑封体后首先接触到导电体，并通过导电体从外部焊盘或接地焊盘导出芯片封装结构，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。下面对本实施方式的芯片封装结构的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。本实施方式中，以导电体为金属线为例进行说明，金属线的直径可以大于或等于0.5密耳，金属线例如为金线、铜线、铝线或银线等，然本实施方式金属线的种类以及直径不作任何限制。请参考图1、2，芯片封装结构包括支撑体、芯片2、至少一导电体以及塑封体4。图中金属线301、金属线302、金属线303以及金属线304均为导电体。塑封体4用于塑封支撑体、芯片2以及导电体。塑封体4可由EMC(EpoxyMoldingCompound，环氧树脂模塑料)构成，然本实施方式对此不作任何限制。请参考图1，支撑体可以为引线框架、基板、金属框架或非金属框架等，图1中以支撑体为引线框架为例，其包括框架主体11以及位于框架主体11外围的多个外部焊盘12，外部焊盘12即作为芯片封装结构的外部引脚；其中，外部焊盘12与框架主体11的位置关系不限于此，框架主体11上也设有多个外部焊盘12；另外，框架主体11与外部焊盘12可采用相同的电气材料，然不限于此，也可以采用不同的电气材料。需要说明的是，本实施方式以及之后的实施方式中均以支撑体为引线框架为例，然本实施方式对支撑体的具体类型不作任何限制。芯片2设置于支撑体的上表面，具体为芯片2通过粘接胶层5固定于框架主体11，芯片2的上表面21形成有多个芯片焊盘22，芯片焊盘2本文档来自技高网...

【技术保护点】
一种芯片封装结构，其特征在于，包括：支撑体、芯片、至少一导电体以及用于塑封所述支撑体、所述芯片、所述导电体的塑封体；所述芯片设置于所述支撑体的上表面，所述芯片的上表面形成有芯片焊盘，且所述芯片焊盘通过打线连接至所述支撑体的外部焊盘；所述导电体连接于所述外部焊盘或所述芯片焊盘中的接地焊盘，且所述导电体至所述塑封体的上表面的最短距离小于所述打线至所述塑封体的上表面的最短距离。

【技术特征摘要】
1.一种芯片封装结构，其特征在于，包括：支撑体、芯片、至少一导电体以及用于塑封所述支撑体、所述芯片、所述导电体的塑封体；所述芯片设置于所述支撑体的上表面，所述芯片的上表面形成有芯片焊盘，且所述芯片焊盘通过打线连接至所述支撑体的外部焊盘；所述导电体连接于所述外部焊盘或所述芯片焊盘中的接地焊盘，且所述导电体至所述塑封体的上表面的最短距离小于所述打线至所述塑封体的上表面的最短距离。2.如权利要求1所述的芯片封装结构，其特征在于，所述导电体的第一端连接于所述外部焊盘或所述芯片焊盘中的接地焊盘，所述导电体的第二端裸露于所述塑封体的上表面。3.如权利要求1所述的芯片封装结构，其特征在于，所述导电体为金属线，所述金属线的第一端连接于所述外部焊盘或所述芯片焊盘中的接地焊盘，...

【专利技术属性】
技术研发人员：吴宝全，喻新飞，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：新型
国别省市：广东,44