利用应力记忆技术的半导体器件及其制造方法及电子设备技术

公开了一种应用应力记忆技术制造半导体器件的方法。根据实施例，该方法可以包括：在衬底上设置包括第一源/漏层、沟道层和第二源/漏层的有源区；绕沟道层的外周形成牺牲栅；形成能够在去除牺牲栅后保持沟道层中至少部分应力并露出至少部分牺牲栅的保持层；去除牺牲栅并绕沟道层外周形成栅堆叠。

【技术实现步骤摘要】
利用应力记忆技术的半导体器件及其制造方法及电子设备
本公开涉及半导体领域，具体地，涉及利用应力记忆技术(StressMemorizedTechnique，SMT)的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
技术介绍
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种应用应力记忆技术的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上设置包括第一源/漏层、沟道层和第二源/漏层的有源区；绕沟道层的外周形成牺牲栅；形成能够在去除牺牲栅后保持沟道层中至少部分应力并露出至少部分牺牲栅的保持层；去除牺牲栅并绕沟道层外周形成栅堆叠。根据本公开的另一方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上设置包括第一源/漏层、沟道层和第二源/漏层的有源区；绕沟道层的外周形成牺牲栅；形成能够在去除牺牲栅后保持沟道层中至少部分应力并露出至少部分牺牲栅的保持层；去除牺牲栅并绕沟道层外周形成栅堆叠。

【技术特征摘要】
2016.09.30 CN 20161087254121.一种制造半导体器件的方法，包括：在衬底上设置包括第一源/漏层、沟道层和第二源/漏层的有源区；绕沟道层的外周形成牺牲栅；形成能够在去除牺牲栅后保持沟道层中至少部分应力并露出至少部分牺牲栅的保持层；去除牺牲栅并绕沟道层外周形成栅堆叠。2.根据权利要求1所述的方法，其中，牺牲栅能够在沟道层中产生应力。3.根据权利要求1所述的方法，其中，保持层能够在沟道层中产生应力。4.根据权利要求1所述的方法，其中，在去除牺牲栅并绕沟道层外周形成栅堆叠之后，该方法还包括：去除保持层。5.根据权利要求1所述的方法，其中，绕沟道层的外周形成牺牲栅包括：在有源区中，使沟道层的外周相对于第一、第二源/漏层的外周向内凹入；以及在沟道层的外周相对于第一、第二源/漏层的外周的凹入内，绕沟道层的外周形成牺牲栅。6.根据权利要求2所述的方法，其中，通过外延生长与沟道层材料晶格常数不同的材料来形成牺牲栅。7.根据权利要求6所述的方法，其中，对于p型器件，在无应变情况下牺牲栅材料的晶格常数比在无应变情况下沟道层材料的晶格常数小；对于n型器件，在无应变情况下牺牲栅材料的晶格常数比在无应变情况下沟道层材料的晶格常数大。8.根据权利要求6或7所述的方法，其中，对于p型器件，沟道层包括SiGe，牺牲栅包括Si∶C或Ge浓度比沟道层SiGe的Ge浓度低的SiGe；对于n型器件，沟道层包括SiGe，牺牲栅包括Ge浓度比沟道层SiGe的Ge浓度高的SiGe。9.根据权利要求2所述的方法，其中，对于p型器件，牺牲栅包括拉应力材料；对于n型器件，牺牲栅包括压应力材料。10.根据权利要求2所述的方法，其中，对于n型器件，牺牲栅在沟道层中产生拉应力；对于p型器件，牺牲栅在沟道层中产生压应力。11.根据权利要求3所述的方法，其中，保持层对于n型器件带压应力，对于p型器件带拉应力。12.根据权利要求1所述的方法，其中，设置有源区包括外延生长。13.根据权利要求1所述的方法，其中，保持层保持第二源/漏区的一部分表面，并露出绕沟道层的外周形成的牺牲栅的一部分。14.根据权利要求13所述的方法，其中，形成保持层包括：形成覆盖有源区的所有露出表面的保持层；以及对保持层进行构图，以露出牺牲栅的一部分表面。15.根据权利要求13或14所述的方法，其中，保持层在俯视图中呈条状。16.根据权利要求5所述的方法，其中，去除牺牲栅并绕沟道层外周形成栅堆叠包括：在衬底上有源区...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11