具有内存高速缓存管理器的高带宽存储器制造技术

提供了一种具有内存高速缓存管理器的高带宽存储器。一种使用高带宽存储器作为高速缓存存储器的系统和方法。高带宽存储器可包括：逻辑管芯和堆叠在逻辑管芯上的多个动态随机存取存储器管芯。逻辑管芯可包括高速缓存管理器，其中，高速缓存管理器可通过符合JESD235A标准的外部接口与外部系统连接，其中，高速缓存管理器可包括地址转译器、命令转译器和标签比较器。地址转译器可将通过外部接口接收到的每一个物理地址转译成标签值、存储器管芯的栈中的标签地址和存储器管芯的栈中的数据地址。标签比较器可根据由地址转译器产生的标签值与存储在标签地址处的标签值是否匹配来确定是发生了高速缓存命中或还是发生了高速缓存未命中。

【技术实现步骤摘要】
具有内存高速缓存管理器的高带宽存储器本申请要求于2016年7月26日提交的第62/367,062号题为“具有内存高速缓存管理器的高带宽存储器”的美国临时申请和于2016年9月21日提交的第15/272,339号的美国申请的优先权和权益，此申请的公开通过引用全部合并于此。
根据本专利技术的实施例的一个或更多个方面涉及高带宽存储器，更具体地，涉及一种使用高带宽存储器作为高速缓存存储器的系统和方法。
技术介绍
高带宽存储器(HBM)是用于三维(3D)堆叠式动态RAM(DRAM)的高性能的RAM接口。使用HBM作为高速缓存存储器的现有技术系统可以在主机上具有高速缓存管理器以执行高速缓存管理功能。这种布置会对主机和主机与HBM之间的接口造成负担。因此，需要一种使用HBM作为高速缓存存储器的改进的系统和方法。
技术实现思路
本公开的实施例的各个方面涉及一种使用高带宽存储器作为高速缓存存储器的系统和方法。高带宽存储器可包括逻辑管芯(die)和堆叠在逻辑管芯上的多个动态随机存取存储器管芯。逻辑管芯可包括高速缓存管理器，其中，高速缓存管理器可通过符合JESD235A标准的外部接口与外部系统连接，高速缓存管理器可包括地址转译器、命令转译器和标签比较器。地址转译器可将通过外部接口接收到的每一个物理地址转译成标签值、存储器管芯的栈中的标签地址、存储器管芯的栈中的数据地址。标签比较器可根据由地址转译器产生的标签值与存储在标签地址处的标签值是否匹配来确定是发生了高速缓存命中还是发生了高速缓存未命中。命令产生器可产生命令。例如，当通过外部接口接收到写命令时，命令产生器可首先产生用于获取标签值的命令来确定高速缓存命中是否发生，如果高速缓存命中已经发生，则命令产生器可产生写命令。根据本专利技术的实施例，提供了一种存储器系统，包括：包括多个存储器管芯的存储器栈；逻辑管芯，其中，存储器管芯堆叠在逻辑管芯上并且被连接到逻辑管芯，逻辑管芯具有到存储器系统的外部接口，逻辑管芯包括高速缓存管理器。在一个实施例中，高速缓存管理器包括：地址转译器，被配置为对通过所述外部接口接收到的地址进行转译来产生第一标签值、存储器栈中的数据地址和存储器栈中的标签地址。在一个实施例中，高速缓存管理器包括：命令转译器，被配置为响应于通过所述外部接口接收到的写命令来产生用于获取标签值的第一命令和用于获取数据字的第二命令。在一个实施例中，高速缓存管理器包括用于产生高速缓存命中信号的标签比较器，其中，当第一标签值等于从执行第一命令所得到的获取的标签值时，高速缓存命中信号的值为真；当第一标签值不等于从执行第一命令所得到的获取的标签值时，高速缓存命中信号的值为假。在一个实施例中，标签比较器被配置为通过所述外部接口的第一引脚发送高速缓存命中信号。在一个实施例中，高速缓存管理器被配置为通过所述外部接口的第二引脚来发送脏位的值和/或有效位的值。在一个实施例中，高速缓存管理器被配置为在第一时间间隔期间通过第一引脚发送高速缓存命中信号，并在第二时间间隔期间通过第一引脚发送脏位的值。在一个实施例中，高速缓存管理器被配置为通过伪通道来执行第一命令。在一个实施例中，高速缓存管理器包括模式选择器，其中，模式选择器指示是并行操作模式被选择还是串行操作模式被选择，高速缓存管理器被配置为：当模式选择器指示并行操作模式被选择时，并行地执行第一命令和第二命令；当模式选择器指示串行操作模式被选择时，在执行第二命令之前执行第一命令。在一个实施例中，模式选择器被配置为通过所述外部接口被控制。在一个实施例中，对于存储在存储器管芯中的存储体中并且通过不同的伪通道可访问的任意两个数据字，两个相应标签被存储在栈的不同子阵列中。在一个实施例中，外部接口被配置为遵照联合电子装置工程委员会标准JESD235A进行操作。根据本专利技术的实施例，提供了一种处理系统，包括：主机处理器；被连接到主机处理器的第一存储器系统；被连接到主机处理器的第二存储器系统，其中，第一存储器系统包括：包括多个存储器管芯的存储器栈；逻辑管芯，其中，存储器管芯堆叠在逻辑管芯上并被连接到逻辑管芯，逻辑管芯具有到存储器系统的外部接口，逻辑管芯包括高速缓存管理器，第二存储器系统被配置作为第一存储器系统的后备存储器。在一个实施例中，高速缓存管理器包括：地址转译器，被配置为对通过所述外部接口从主机处理器接收到的地址进行转译来产生第一标签值、存储器栈中的数据地址和存储器栈中的标签地址。在一个实施例中，高速缓存管理器包括：命令转译器，被配置为响应于通过所述外部接口从主机处理器接收到的读命令来产生用于获取标签值的第一命令和用于获取数据字的第二命令。在一个实施例中，高速缓存管理器包括用于产生高速缓存命中信号的标签比较器，其中，当第一标签值等于从执行第一命令所得到的获取的标签值时，高速缓存命中信号的值为真；当第一标签值不等于从执行第一命令所得到的获取的标签值时，高速缓存命中信号的值为假。在一个实施例中，所述外部接口被配置为遵照联合电子装置工程委员会标准JESD235A进行操作。根据本专利技术的实施例，提供了一种用于操作包括多个存储器管芯和逻辑管芯的存储器栈的方法，其中，存储器栈堆叠在逻辑管芯上并且被连接到逻辑管芯，逻辑管芯具有到存储器系统的外部接口，所述方法包括：由逻辑管芯对通过所述外部接口接收到的地址进行转译来产生第一标签值、存储器栈中的数据地址和存储器栈中的标签地址。在一个实施例中，所述方法包括：响应于通过所述外部接口接收到的读命令，由逻辑管芯产生用于获取标签值的第一命令和用于获取数据字的第二命令。在一个实施例中，所述方法包括：由逻辑管芯产生高速缓存命中信号，其中，当第一标签值等于从执行第一命令所得到的获取的标签值时，高速缓存命中信号的值为真；当第一标签值不等于从执行第一命令所得到的获取的标签值时，高速缓存命中信号的值为假。附图说明将参照说明书、权利要求书和附图理解和明白本专利技术的这些和其它特征和优点，其中：图1是根据本专利技术的实施例的高带宽存储器栈的立体图；图2A是根据本专利技术的实施例的使用高带宽存储器栈作为三级高速缓存的处理系统的框图；图2B是根据本专利技术的实施例的高带宽存储器栈的框图；图3是根据本专利技术的实施例的高带宽存储器栈的框图；图4A是根据本专利技术的实施例的存储器示图；图4B是根据本专利技术的实施例的存储器示图。具体实施方式以下结合附图阐述的详细描述旨在作为对根据本专利技术提供的具有内存高速缓存管理器的高带宽存储器的示例性实施例的描述，并不旨在表示本专利技术可被构造或使用的唯一形式。该描述结合示出的实施例阐述了本专利技术的特征。然而，应当理解，相同或等同的功能和结构可通过同样旨在包括在本专利技术的精神和范围内的不同实施例来实现。如本文别处所述，相同的元件编号旨在表示相同的元件或特征。高带宽存储器(HBM)是高性能三维(3D)堆叠式动态随机存取存储器(RAM)(DRAM)。第二代高带宽存储器可包括每个栈多达8个管芯并且可提供高达2GT/s(每秒千兆传输速率)的引脚传输速率。接口可包括8个通道，每一个通道128位宽，所述8个通道用于总共1024位宽的访问。第二代高带宽存储器能够达到每个包256GB/s的内存带宽，并且可具有每个包高达8GB的存储容量。第二代高带宽存储器的接口可符合由联合电子装置工程委本文档来自技高网...

【技术保护点】
一种存储器系统，包括：存储器栈，包括多个存储器管芯；逻辑管芯,其中，存储器管芯被堆叠在逻辑管芯上并且被连接到逻辑管芯，逻辑管芯具有到存储器系统的外部接口，逻辑管芯包括高速缓存管理器。

【技术特征摘要】
2016.07.26 US 62/367,062;2016.09.21 US 15/272,3391.一种存储器系统，包括：存储器栈，包括多个存储器管芯；逻辑管芯,其中，存储器管芯被堆叠在逻辑管芯上并且被连接到逻辑管芯，逻辑管芯具有到存储器系统的外部接口，逻辑管芯包括高速缓存管理器。2.如权利要求1所述的存储器系统，其中，高速缓存管理器包括：地址转译器，被配置为对通过所述外部接口接收到的地址进行转译以产生第一标签值、存储器栈中的数据地址、以及存储器栈中的标签地址。3.如权利要求2所述的存储器系统，其中，高速缓存管理器包括：命令转译器，被配置为响应于通过所述外部接口接收到的读命令来产生用于获取标签值的第一命令以及用于获取数据字的第二命令。4.如权利要求3所述的存储器系统，其中，高速缓存管理器包括：用于产生高速缓存命中信号的标签比较器，其中，当第一标签值等于通过执行第一命令而得到的获取的标签值时，高速缓存命中信号的值为真；当第一标签值不等于通过执行第一命令而得到的获取的标签值时，高速缓存命中信号的值为假。5.如权利要求4所述的存储器系统，其中，标签比较器被配置为通过所述外部接口的第一引脚发送高速缓存命中信号。6.如权利要求5所述的存储器系统，其中，高速缓存管理器被配置为通过所述外部接口的第二引脚发送脏位的值和/或有效位的值。7.如权利要求5所述的存储器系统，其中，高速缓存管理器被配置为在第一时间间隔期间通过第一引脚发送高速缓存命中信号，并且在第二时间间隔期间通过第一引脚发送脏位的值。8.如权利要求3所述的存储器系统，其中，高速缓存管理器被配置为通过伪通道执行第一命令。9.如权利要求3所述的存储器系统，其中，高速缓存管理器包括模式选择器，其中，模式选择器指示是并行操作模式被选择还是串行操作模式被选择，其中，高速缓存管理器被配置为：当模式选择器指示并行操作模式被选择时并行地执行第一命令与第二命令；当模式选择器指示串行操作模式被选择时在执行第二命令之前执行第一命令。10.如权利要求9所述的存储器系统，其中，模式选择器被配置为通过所述外部接口被控制。11.如权利要求1所述的存储器系统，其中，对于存储在存储器管芯中的存储体中并且通过不同的伪通道可访问的任意...

【专利技术属性】
技术研发人员：泰勒·施托克赛达尔，张牧天，郑宏忠，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR