用于处理串行数据流的装置制造方法及图纸

在描述的示例中，判定反馈均衡器(DFE)(100)包括第一求和节点(112)、第一同步锁存器(114)、第二同步锁存器(116)、第一反馈锁存器(118)和第一反馈移位寄存器(120)。第一求和节点(112)耦接到DFE(100)的数据输入端。第一同步锁存器(114)从第一求和节点(112)接收数据。第二同步锁存器(116)和第一反馈锁存器(118)从第一同步锁存器(114)接收数据。第一反馈移位寄存器(120)耦接到第二同步锁存器(116)或第一反馈锁存器(118)的输出端。第一反馈移位寄存器(120)包括顺序耦接的移位锁存器(122‑128)。移位锁存器中的第一移位锁存器(122)锁存从第二同步锁存器(116)或第一反馈锁存器(118)接收的数据并将数据提供给第一求和节点(112)。

A device for processing serial data streams

In the example described, the decision feedback equalizer (DFE) (100) includes the first summing node (112), the first synchronous latch (114), the second synchronous latch (116), the first feedback latch (118), and the first feedback shift register (120). The first summation node (112) is coupled to the data input end of the DFE (100). The first synchronous latch (114) receives the data from the first request and the node (112). The second synchronous latch (116) and the first feedback latch (118) receive the data from the first synchronous latch (114). The first feedback shift register (120) is coupled to the output end of the second synchronous latch (116) or the first feedback latch (118). The first feedback shift register (120) includes sequential coupled shift latch (122 128). The first shift latch in the shift latch (122) latches the data received from the second synchronous latch (116) or the first feedback latch (118) and supplies the data to the first summing node (112).

【技术实现步骤摘要】
【国外来华专利技术】用于处理串行数据流的装置
技术介绍
随着技术的进步和数字计算装置的处理能力的增加，更高带宽的网络被需要以互连计算装置并促进使用增加的计算能力。然而，由于有限的信道带宽，增加网络数据速率可能是有问题的。电信道(例如，传输线)的带宽可以通过物理效应如趋肤效应、介电损耗和由于阻抗不连续性引起的反射而减小。有限的信道带宽可能导致传输脉冲跨越一个以上的单位间隔传播。因此，所接收的信号可能遭受符号间(inter-symbol)干扰。均衡功能可以被添加到网络的输入和/或输出电路以补偿由有限的信道导致的信号失真。判定反馈均衡器(DFE)为非线性均衡器，其非常适合均衡高损耗信道。与线性均衡器不同，DFE能够平滑信道响应并减少信号失真而不放大噪声或串扰，这在均衡高损耗信道时是重要的优点。在DFE中，先前接收到的位被加权、反馈并被添加到接收的输入信号。如果适用于先前接收的位的权重的大小(magnitude)和极性被适当地调整以匹配信道特性，则来自数据流中的先前位的符号间干扰将被抵消，并且所述位可以被检测为低误码率。
技术实现思路
在判定反馈均衡器(DFE)和串行器的所述示例中，DFE电路包括第一均衡路径和第二均衡路径。第一均衡路径和第二均衡路径中的每个包括求和节点、第一同步锁存器、第二同步锁存器、反馈锁存器和反馈移位寄存器。第一同步锁存器被配置成锁存从求和节点接收的数据。第二同步锁存器被配置成锁存从第一同步锁存器接收的数据。反馈锁存器耦接到第一同步锁存器的输出端，并且被配置成锁存从第一同步锁存器接收的数据。反馈移位寄存器耦接到第二同步锁存器和反馈锁存器中的一个的输出端。反馈移位寄存器包括多个顺序耦接的移位锁存器。移位锁存器中的第一移位锁存器被配置成锁存从第二同步锁存器和反馈锁存器中的一个接收的数据，并且将数据提供给求和节点。移位锁存器中的第二移位锁存器被配置成锁存从移位锁存器中的第一个接收的数据。在第一均衡路径中，反馈锁存器和移位锁存器中的第二移位锁存器被配置成向第二均衡路径的求和节点提供数据。在第二均衡路径中，反馈锁存器和移位锁存器中的第二移位锁存器被配置成向第一均衡路径的求和节点提供数据。在另一实施方式中，系统包括DFE。DFE包括第一求和节点、第一同步锁存器、第二同步锁存器、第一反馈锁存器和第一反馈移位寄存器。第一求和节点耦接到DFE的数据输入端。第一同步锁存器被配置成从第一求和节点接收数据。第二同步锁存器被配置成从第一同步锁存器接收数据。第一反馈锁存器被配置成从第一同步锁存器接收数据。第一反馈移位寄存器耦接到第二同步锁存器和第一反馈锁存器中的一个的输出端。第一反馈移位寄存器包括多个顺序耦接的移位锁存器。移位锁存器中的第一移位锁存器被配置成锁存从第二同步锁存器和第一反馈锁存器中的一个接收的数据，并且将数据提供给第一求和节点。移位锁存器中的第一替代移位锁存器被配置成向第一求和节点提供反馈数据。第一求和节点被配置成通过将由第一反馈锁存器和移位锁存器的第一替代移位锁存器提供的数据与从DFE的数据输入端接收的符号组合来均衡所述符号。在进一步的实施方式中，系统包括串行器。串行器包括多层串行化单元。所述层中的每个连续的层包括比前一层少的串行化单元。每个串行化单元包括第一锁存器、第二锁存器和多路复用器。多路复用器耦接到第一锁存器和第二锁存器的输出端。第一锁存器通过第一时钟进行控制。第二锁存器通过第二时钟进行控制。第一时钟和第二时钟处于正交相位关系。多路复用器被配置成基于第二时钟选择性地将第一锁存器和第二锁存器的输出路由到串行化单元的输出端。附图说明图1示出根据示例实施例的判定反馈均衡器(DFE)的示意图。图2示出适用于图1的DFE的定时信号的示图。图3示出根据示例实施例的DFE的示意图。图4示出根据示例实施例的串行器/解串器(SERDES)的框图。图5示出根据示例实施例的串行器的示意图。图6示出根据示例实施例的两层串行器和串行器单元的示意图。图7示出根据示例实施例的两层串行器中的定时信号的示图。具体实施方式如果第一装置耦接到第二装置，则该连接可以为通过直接电连接或者通过经由其它装置和连接的间接电连接。另外，如果X基于Y，那么X可以基于Y和任何数量的其它因素。串行器/解串器(SERDES)电路被用于需要在串行和并行格式之间转换数据的各种应用中。用于处理高速串行数据流的SERDES电路可以包括均衡电路系统如判定反馈均衡器(DFE)以减轻符号间干扰的影响。在常规的全速率判定反馈均衡器(DFE)中，适当的操作要求反馈环路延迟小于一个单位间隔(单位间隔为符号间隔或符号持续时间)，这使得实施方式随着数据速率增加越来越困难。常规的半速率DFE架构可能受到与全速率架构相同的采样反馈延迟要求。更复杂的半速率DFE架构包括放宽反馈延迟要求的采样和保持电路系统，但是实施合适的采样和保持电路系统可能是困难且昂贵的。本文公开的DFE电路采用半速率架构和交叉耦接均衡路径。每个均衡路径包括提供用于在均衡路径中使用的反馈数据的反馈移位寄存器。一些实施方案包括放宽的反馈时序要求，其允许均衡比常规DFE架构可能更高速率的数据流。可替代地，本文公开的DFE架构允许使用半导体工艺来实施用于均衡高速率数据流的DFE，所述半导体工艺可能不适合实施常规DFE以平衡这些数据流。SERDES电路还包括串行器以将数据从并行格式转换为比特流。本文公开了比常规高速串行器需要更少电路系统的串行器。与具有相同性能的常规串行器相比，本公开的串行器可以以少得多(例如，少40％(40％less))的电路系统和能耗来实施。本文公开的串行器的实施例避免使用触发器，以利于经由正交相位时钟信号控制的锁存器。除了减小电路面积和功耗之外，由于相对于常规串行器减少了时钟负载，使用正交相位时钟信号可以允许提高性能。图1示出根据示例实施例的DFE电路100的示意图。DFE电路100允许相对于常规DFE实施方式放宽的反馈时间规范。因此，DFE电路100为半速率实施方式，其允许在给定的半导体工艺上比常规全速率实施方式均衡更高速度的数据流，同时需要比常规半速率DFE实施方式更少的电路系统。DFE电路100包括在每个均衡路径中具有多个反馈路径的并行均衡路径110和150。在DFE电路100的输入端接收的数据流的交替(alternate)符号在每个均衡路径110、150中被处理。多路复用器148选择来自均衡路径110和150的输出数据以形成均衡数据的输出数据流。多路复用器148串行化由均衡路径110和150生成的半速率数据流以产生全速率数据流。均衡路径110包括求和节点112、同步锁存器114和116、反馈锁存器118和反馈移位寄存器120。反馈移位寄存器120包括移位锁存器122、124、126和128。均衡路径150包括求和节点152以及同步锁存器154和156、反馈锁存器158和反馈移位寄存器160。反馈移位寄存器160包括移位锁存器162、164、166和168。求和节点112和152中的每个从DFE电路100的输入端接收数据并且包括用于将输入数据与反馈数据求和的电路系统。在均衡路径110中，同步锁存器114从求和节点112接收作为输入的求和数据，并将输出数据作为输入提供给同步锁存器116和反馈锁存器118。反本文档来自技高网...

【技术保护点】
一种判定反馈均衡器电路即DFE电路，其包括：第一均衡路径和第二均衡路径，所述第一均衡路径和所述第二均衡路径中的每个包括：求和节点；第一同步锁存器，其被配置成锁存从所述求和节点接收的数据；第二同步锁存器，其被配置成锁存从所述第一同步锁存器接收的数据；反馈锁存器，其耦接到所述第一同步锁存器的输出端并且被配置成锁存从所述第一同步锁存器接收的数据；以及反馈移位寄存器，其耦接到所述第二同步锁存器和所述反馈锁存器中的一个的输出端，所述反馈移位寄存器包括多个顺序耦接的移位锁存器；其中：所述移位锁存器中的第一移位锁存器被配置成锁存从所述第二同步锁存器和所述反馈锁存器中的一个接收的数据并且将数据提供到所述求和节点；所述移位锁存器中的第二移位锁存器被配置成锁存从所述移位锁存器中的所述第一移位锁存器接收的数据；在所述第一均衡路径中，所述反馈锁存器和所述移位锁存器中的所述第二移位锁存器被配置成将数据提供到所述第二均衡路径的求和节点；并且在所述第二均衡路径中，所述反馈锁存器和所述移位锁存器中的所述第二移位锁存器被配置成将数据提供到所述第一均衡路径的求和节点。

【技术特征摘要】
【国外来华专利技术】2015.06.05 US 62/171,409;2015.10.06 US 14/876,2061.一种判定反馈均衡器电路即DFE电路，其包括：第一均衡路径和第二均衡路径，所述第一均衡路径和所述第二均衡路径中的每个包括：求和节点；第一同步锁存器，其被配置成锁存从所述求和节点接收的数据；第二同步锁存器，其被配置成锁存从所述第一同步锁存器接收的数据；反馈锁存器，其耦接到所述第一同步锁存器的输出端并且被配置成锁存从所述第一同步锁存器接收的数据；以及反馈移位寄存器，其耦接到所述第二同步锁存器和所述反馈锁存器中的一个的输出端，所述反馈移位寄存器包括多个顺序耦接的移位锁存器；其中：所述移位锁存器中的第一移位锁存器被配置成锁存从所述第二同步锁存器和所述反馈锁存器中的一个接收的数据并且将数据提供到所述求和节点；所述移位锁存器中的第二移位锁存器被配置成锁存从所述移位锁存器中的所述第一移位锁存器接收的数据；在所述第一均衡路径中，所述反馈锁存器和所述移位锁存器中的所述第二移位锁存器被配置成将数据提供到所述第二均衡路径的求和节点；并且在所述第二均衡路径中，所述反馈锁存器和所述移位锁存器中的所述第二移位锁存器被配置成将数据提供到所述第一均衡路径的求和节点。2.根据权利要求1所述的DFE电路，其中在所述第一均衡路径和所述第二均衡路径中的每个中，所述移位锁存器中的第三移位锁存器被配置成锁存从所述移位锁存器中的所述第二移位锁存器接收的数据并且将数据提供到所述均衡路径的求和节点。3.根据权利要求2所述的DFE电路，其中在所述第一均衡路径中，所述移位锁存器中的第四移位锁存器被配置成将数据提供到所述第二均衡路径的所述求和节点；并且在所述第二均衡路径中，所述移位锁存器中的第四移位锁存器被配置成将数据提供到所述第一均衡路径的所述求和节点。4.根据权利要求1所述的DFE电路，其中所述反馈锁存器由钟控所述第一同步锁存器的偏移90度的时钟进行钟控。5.根据权利要求1所述的DFE电路，其中：在所述第一均衡路径中：所述第一同步锁存器由第一时钟钟控，所述第一时钟的周期是在所述DFE电路的输入端处接收的所述数据的符号间隔时间的两倍；所述第二同步锁存器由第二时钟钟控，所述第二时钟是所述第一时钟的反相；并且所述移位锁存器中的所述第一移位锁存器由第三时钟钟控，所述第三时钟是所述第二时钟的正交相移版本；并且在所述第二均衡路径中：所述第一同步锁存器由所述第二时钟钟控；所述第二同步锁存器由所述第一时钟钟控；并且所述反馈移位寄存器由第四时钟钟控，所述第四时钟是所述第三时钟的反相。6.根据权利要求5所述的DFE电路，还包括多路复用器，所述多路复用器耦接到每个均衡路径的所述第二同步锁存器并且被配置成基于所述第二时钟选择性地将从每个均衡路径的所述第二同步锁存器接收的数据路由到所述DFE电路的输出端。7.根据权利要求5所述的DFE电路，还包括多路复用器；其中所述第一均衡路径和所述第二均衡路径中的每个包括第三同步锁存器，所述第三同步锁存器被配置成锁存从所述均衡路径的所述第二同步锁存器接收的数据并且将数据提供到所述多路复用器；其中所述多路复用器被配置成基于所述第一时钟选择性地将从每个均衡路径的所述第二同步锁存器接收的数据路由到所述DFE电路的输出端。8.根据权利要求1所述的DFE电路，其中在所述第一均衡路径和所述第二均衡路径中的每个中，所述移位锁存器中的每个连续移位锁存器由应用到所述移位锁存器的紧接前一个的时钟信号的反相的时钟信号钟控。9.一种系统，其包括：判定反馈均衡器，即DFE，其包括：耦接到所述DFE的数据输入端的第一求和节点；第一同步锁存器，其被配置成从所述第一求和节点接收数据；第二同步锁存器，其被配置成从所述第一同步锁存器接收数据；第一反馈锁存器，其被配置成从所述第一同步锁存器接收数据；以及第一反馈移位寄存器，其耦接到所述第二同步锁存器和所述第一反馈锁存器中的一个的输出端，所述第一反馈移位寄存器包括多个顺序耦接的移位锁存器；其中：所述移位锁存器中的第一移位锁存器被配置成锁存从所述第二同步锁存器和所述第一反馈锁存器中的一个接收的数据并且将数据提供到所述第一求和节点；所述移位锁存器的第一替代移位锁存器被配置成将反馈数据提供到所述第一求和节点；并且所述第一求和节点被配置成通过将由第一反馈锁存器和所述移位锁存器的所述第一替代移位锁存器提供的所述数据与从所述DFE的所述数据输入端接收的符号组合来均衡所述符号。10.根据权利要求9所述的系统，其中：所述第一同步锁存器经由第一时钟进行控制；所述第二同步锁存器经由为所述第一时钟反相的第二时钟进行控制；所述第一反馈移位寄存器经由第三时钟进行控制，所述第三时钟为所述第二时钟的正交相位版本；所述移位锁存器中的所述第一移位锁存器经由第四时钟进行控制，所述第四时钟为所述第三时钟的反相；以及所述移位锁存器中的每个连续移位锁存器经由为应用到所述移位锁存器的紧接前一个的时钟信号的反相的时钟信号进行控制。11.根据权利要求10所述的系统，其中所述第一时钟具有为在所述电路的所述数据输入端处接收的所述数据的符号间隔时间的两倍的周期。12.根据权利要求9所述的系统，还包括：耦接到所述电路的所述数据输入端的第二求和节点；第三同步锁存器，其被配置成从所述第二求和节点接收数据；第四同步锁存器，其被配置成从所述第三同步锁存器接收数据；第二反馈锁存器，其被配置成从所述第三同步锁存器接收数据；以及第二反馈移位寄存器，其包括多个顺序耦接的移位锁存器；其中：所述第二反馈移位寄存器的所述移位锁存器中的第一移位锁存器被配置成锁存从所述第四同步锁存器和所述第二反馈锁存器中的一个接收的数据并且将数据提...

【专利技术属性】
技术研发人员：T·S·穆克吉，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US