一种基于半路径时序预警的时序监测单元及系统技术方案
【技术实现步骤摘要】
一种基于半路径时序预警的时序监测单元及系统
本专利技术涉及一种基于半路径时序预警的时序监测单元及系统，该电路可用于自适应电压调整技术，在关键路径中间点附近插入时序监测单元，用于对电路的时序错误预警监测，从而来判断电路时序是否紧张。整个电路用纯数字逻辑实现，属于集成电路设计领域。技术背景在传统的电路设计过程中，设计者为了应对最差情况下的电路变化，通常会选择最坏情况作为芯片的设计条件，“最坏情况”综合考虑了电路中可能存在的电压抖动、温度波动、栅长、掺杂波动和耦合噪声等各种参数波动的不利影响，但这些不利的时序偏差因素实际上很难同时发生甚至根本不会发生，这就造成所选择的工作电压过于保守。为降低电路这种过多的设计余量，国际上提出了很多压缩设计余量的方法，主要分为两大研究方向，一种是基于直接监测关键路径时序的自适应电压调节(AdaptiveVoltageScaling，AVS)方法，另一种是基于间接监测关键路径时序的AVS方法。AVS可以通过在线监测电路的时序情况是紧张还是宽松，相应的调节其工作电压或频率，从而尽可能的降低芯片的时序余量。传统设计的芯片，由于全局或者局部的...
【技术保护点】
一种基于半路径时序预警的时序监测单元，其特征在于由3个NMOS管、3个PMOS管、4个反相器、1个三态门和1个或非门组成，时钟输入信号CLK取反后连接到PMOS管M1的栅极，PMOS管M1的漏极和PMOS管M2的漏极相连于节点VVDD，外围输入数据D与NMOS管M3、PMOS管M2的栅极相连，NMOS管M3的源极和PMOS管M2的漏极相连于节点DN，作为交叉耦合反相器的信号输入，交叉耦合反相器包含一个反相器U1和一个三态门U2，反相器U1的输出端连接到三态门U2的输入端，三态门U2的输出端与节点DN相连，NMOS管M3的漏极和NMOS管M4的漏极相连于节点VVSS，NMOS...
【技术特征摘要】
1.一种基于半路径时序预警的时序监测单元，其特征在于由3个NMOS管、3个PMOS管、4个反相器、1个三态门和1个或非门组成，时钟输入信号CLK取反后连接到PMOS管M1的栅极，PMOS管M1的漏极和PMOS管M2的漏极相连于节点VVDD，外围输入数据D与NMOS管M3、PMOS管M2的栅极相连，NMOS管M3的源极和PMOS管M2的漏极相连于节点DN，作为交叉耦合反相器的信号输入，交叉耦合反相器包含一个反相器U1和一个三态门U2，反相器U1的输出端连接到三态门U2的输入端，三态门U2的输出端与节点DN相连，NMOS管M3的漏极和NMOS管M4的漏极相连于节点VVSS，NMOS管M4的源极接地，NMOS管M5和PMOS管M6的漏极也相连于节点DN，NMOS管M5的源极连接节点VVDD，PMOS管M6的源极连接节点VVSS，外围输入数据D经过反相器U3信号取反后连接到NMOS管M5的栅极和PMOS管M6的栅极，节点VVDD连接反相器U4的输入端，反相器U4的输出端与节点VVSS连接或非门U5的两输入端，或非门U5的输出端和非门U6的输入端相连，非门U6的输出端输出时序预警信号Pre_error。2.一种基于半路径时序预警的时序监测单元及系统，其特征在于：包括N个时序监测单元、一个动态或逻辑模块、一个时钟门控模块，其中N为正整数；所述时序监测单元由3个NMOS管、3个PMOS管、4个反相器、1个三态门和1个或非门组成；时钟输入信号CLK取反后连接到PMOS管M1的栅极，PMOS管M1的漏极和PMOS管M2的漏极...
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