具有DSP引擎及增强上下文切换能力的中央处理单元制造技术

本发明专利技术揭示一种集成电路装置，所述集成电路装置具有：第一中央处理单元，其包含数字信号处理DSP引擎；及多个上下文，每一上下文具有CPU上下文及DSP上下文，所述CPU上下文具有多个寄存器，其中所述DSP上下文具有控制位及多个DSP寄存器，其中在所述集成电路装置的复位之后，所有DSP上下文的所述控制位连结在一起，使得写入到DSP上下文的所述控制位的数据被写入到所有其它DSP上下文的相应控制位，且仅在到另一上下文的上下文切换及所述另一DSP上下文的所述控制位中的至少一者的修改之后，从所述链路解离所述另一上下文的所述控制位以形成所述DSP上下文的独立控制位。

【技术实现步骤摘要】
【国外来华专利技术】具有DSP引擎及增强上下文切换能力的中央处理单元相关专利申请案本申请案主张2015年4月30日申请的共同拥有的第62/154,993号美国临时专利申请案的优先权，所述临时专利申请案特此出于所有目的而以引用的方式并入本文中。
本专利技术涉及中央处理单元(CPU)，特定来说，涉及具有CPU及集成数字信号处理引擎(DSP)的微控制器。
技术介绍
嵌入式系统包括中央处理单元(CPU)、存储器及多个外围装置以形成单芯片系统或单芯片微控制器。CPU可进一步经增强以具有数字信号处理能力，例如由本申请案的受让人制造的dsPIC核心。例如，如图1A中所展示，处理单元可包括具有额外数字信号处理(DSP)引擎的CPU，例如由本申请案的受让人制造的dsPIC核心。详细信息可(例如)从由微芯片技术公司(MicrochipTechnologiesInc.)于2006年出版的参考手册“dsPIC30F系列参考手册”、数据表DS70049C获得，所述参考手册特此以引用的方式并入。如可见，此核心具有典型数字信号处理能力，例如X数据RAM及单独Y数据RAM以及与所述RAM耦合的DSP引擎及寄存器文件，使得可并行存取所述RAM。展示此处理核心的其它典型元件。DSP引擎本身并非单独核心。而是，所述DSP引擎运用额外DSP典型指令来增强CPU。另外，此常规DSP增强微控制器在图1A中底部处展示通过系统总线而与核心耦合的特定外围装置。图1B展示图1A的框图的DSP引擎的更详细框图。如图1A及1B中展示的处理核心是包括数字信号处理能力的单个处理核心。所述核心可在多核装置中用作核心中的一者。
技术实现思路
需要此类装置的经改进上下文切换能力。根据实施例，一种集成电路装置可包括：第一中央处理单元，其包含数字信号处理(DSP)引擎；及多个上下文，每一上下文包括CPU上下文及DSP上下文，所述CPU上下文包括多个寄存器，其中DSP上下文包括控制位及多个DSP寄存器，其中在集成电路装置的复位之后，所有DSP上下文的控制位连结在一起，使得写入到DSP上下文的控制位的数据被写入到所有其它DSP上下文的相应控制位，且仅在到另一上下文的上下文切换及另一DSP上下文的控制位中的至少一者的修改之后，从链路解离另一上下文的控制位以形成DSP上下文的独立控制位。根据另一实施例，控制位可为控制寄存器的部分。根据另一实施例，控制寄存器可包括并非DSP上下文的部分且未连结的非DSP位。根据另一实施例，在集成电路装置的复位之后，DSP上下文的所有寄存器可连结在一起，使得写入到DSP上下文的一个寄存器的数据被写入到所有其它DSP上下文的相应寄存器，且仅在到另一上下文的上下文切换及另一DSP上下文的控制寄存器的修改之后，从链路解离另一上下文的寄存器以形成DSP上下文的独立寄存器。根据另一实施例，DSP上下文寄存器可包括指示DSP引擎的状态的状态寄存器的至少预定义数目个位。根据另一实施例，多个DSP寄存器可包括至少一个累加器。根据另一实施例，多个DSP寄存器可包括并非用于DSP引擎的CPU上下文的部分的至少一个工作寄存器。根据另一实施例，多个DSP寄存器可包括并非CPU上下文的部分的至少又一工作寄存器。根据另一实施例，控制位可为可操作以控制并配置DSP引擎的DSP引擎控制寄存器的部分。根据另一实施例，DSP引擎控制寄存器可包括循环控制位、累加器控制位，及至少一个乘法器控制位。根据另一实施例，DSP引擎控制寄存器可进一步包括CPU中断优先级控制位。根据另一实施例，DSP引擎控制寄存器可包括程序空间可见性控制位。根据另一实施例，至少一个累加器在上下文切换之后的修改并不触发相关联DSP上下文的解离。根据另一实施例，在DSP上下文的解离之后，集成电路装置的后续复位可再次连结所有DSP控制位。根据另一实施例，集成电路装置可进一步包括第二中央处理单元。根据另一实施例，所述第二中央处理单元操作为主单元且第一中央处理单元操作为从单元。根据另一实施例，第一中央处理单元是集成电路装置的第一微控制器单元的处理单元且第二中央处理单元是集成电路装置的第二微控制器单元的处理单元。根据另一实施例，第一微控制器单元包括随机存取程序存储器，所述随机存取程序存储器经配置以通过第二中央处理单元通过耦合第二微控制器单元与所述随机存取程序存储器的接口加载。根据另一实施例，一种用于操作包括包含数字信号处理(DSP)引擎的第一中央处理单元的集成电路装置的方法可包括：提供多个上下文，每一上下文包括CPU上下文及DSP上下文，其中DSP上下文包括控制位及多个DSP寄存器；复位集成电路装置，其中复位引起所有DSP上下文的控制位连结在一起，使得写入到当前DSP控制位的数据被写入到所有其它DSP上下文的控制位；及切换到另一上下文且修改所述另一上下文的DSP上下文的至少一个控制位，其中从链路解离所述另一上下文的控制位以形成独立控制位。根据所述方法的另一实施例，控制位可为控制寄存器的部分。根据所述方法的另一实施例，控制寄存器可包括并非DSP上下文的部分且未连结的非DSP位。根据所述方法的另一实施例，在集成电路装置的复位之后，DSP上下文的所有寄存器连结在一起，使得写入到DSP上下文的一个寄存器的数据被写入到所有其它DSP上下文的相应寄存器，且仅在到另一上下文的上下文切换及另一DSP上下文的控制寄存器的修改之后，从链路解离另一上下文的寄存器以形成DSP上下文的独立寄存器。根据所述方法的另一实施例，DSP上下文可包括指示DSP引擎的状态的状态寄存器的至少预定义数目个位。根据所述方法的另一实施例，DSP上下文包括至少一个累加器。根据所述方法的另一实施例，DSP上下文可包括并非CPU上下文的部分的用于DSP引擎的至少一个工作寄存器。根据所述方法的另一实施例，DSP上下文可包括并非CPU上下文的部分的至少又一工作寄存器。根据所述方法的另一实施例，所述方法可进一步包括运用包括所述控制位的控制寄存器来控制DSP引擎。根据所述方法的另一实施例，至少一个累加器在上下文切换之后的修改并不触发相关联DSP上下文的解离。根据所述方法的另一实施例，在DSP上下文的解离之后，集成电路装置的后续复位再次连结所有DSP控制位。附图说明图1A展示常规DSP增强微控制器的框图；图1B展示DSP引擎的细节；图2展示根据各种实施例的程序装置模型；图3展示根据各种实施例的核心控制寄存器；图4展示多个DSP上下文的第一示范性配置；图5展示多个DSP上下文的第二示范性配置；且图6展示根据各种实施例的双核微控制器。具体实施方式具有DSP能力的常规微控制器(例如dsPIC33系列)提供限于CPUW寄存器的CPU上下文切换，假设所有DSP操作将在仅一个上下文内执行。由于系统复杂性随装置性能增加而增加，因此需要支持多个DSP上下文内的DSP应用码，其中用于所有DSP上下文的DSP引擎配置可不始终一致。需要处理装置内的独立DSP引擎，例如并入dsPIC装置内的DSP引擎，以执行一个以上上下文内的DSP码，其中DSP引擎配置将假设为一致的。为维持向后码兼容性，需要默认成相同使用模型的简洁构件。根据各种实施例，可提供一种运用用于单或多核(特定来说双核)微控制器的每一上下文内的独立DSP引擎配置来添本文档来自技高网...

【技术保护点】
一种集成电路装置，其包括：第一中央处理单元，其包含数字信号处理DSP引擎；多个上下文，每一上下文包括CPU上下文及DSP上下文，所述CPU上下文包括多个寄存器，其中所述DSP上下文包括控制位及多个DSP寄存器，其中在所述集成电路装置的复位之后，所有DSP上下文的所述控制位连结在一起，使得写入到DSP上下文的所述控制位的数据被写入到所有其它DSP上下文的相应控制位，且仅在到另一上下文的上下文切换及所述另一DSP上下文的所述控制位中的至少一者的修改之后，从所述链路解离所述另一上下文的所述控制位以形成所述DSP上下文的独立控制位。

【技术特征摘要】
【国外来华专利技术】2015.04.30 US 62/154,993;2016.04.28 US 15/141,8171.一种集成电路装置，其包括：第一中央处理单元，其包含数字信号处理DSP引擎；多个上下文，每一上下文包括CPU上下文及DSP上下文，所述CPU上下文包括多个寄存器，其中所述DSP上下文包括控制位及多个DSP寄存器，其中在所述集成电路装置的复位之后，所有DSP上下文的所述控制位连结在一起，使得写入到DSP上下文的所述控制位的数据被写入到所有其它DSP上下文的相应控制位，且仅在到另一上下文的上下文切换及所述另一DSP上下文的所述控制位中的至少一者的修改之后，从所述链路解离所述另一上下文的所述控制位以形成所述DSP上下文的独立控制位。2.根据权利要求1所述的集成电路装置，其中所述控制位是控制寄存器的部分。3.根据权利要求2所述的集成电路装置，其中所述控制寄存器包括并非DSP上下文的部分且未连结的非DSP位。4.根据前述权利要求中任一权利要求所述的集成电路装置，其中在所述集成电路装置的复位之后，DSP上下文的所有寄存器连结在一起，使得写入到DSP上下文的一个寄存器的数据被写入到所有其它DSP上下文的相应寄存器，且仅在到另一上下文的上下文切换及所述另一DSP上下文的所述控制寄存器的修改之后，从所述链路解离所述另一上下文的所述寄存器以形成所述DSP上下文的独立寄存器。5.根据前述权利要求中任一权利要求所述的集成电路装置，其中所述DSP上下文寄存器包括指示所述DSP引擎的状态的状态寄存器的至少预定义数目个位。6.根据前述权利要求中任一权利要求所述的集成电路装置，其中所述多个DSP寄存器包括至少一个累加器。7.根据前述权利要求中任一权利要求所述的集成电路装置，其中所述多个DSP寄存器包括并非用于所述DSP引擎的所述CPU上下文的部分的至少一个工作寄存器。8.根据前述权利要求中任一权利要求所述的集成电路装置，其中所述多个DSP寄存器包括并非所述CPU上下文的部分的至少又一工作寄存器。9.根据前述权利要求中任一权利要求所述的集成电路装置，其中所述控制位是可操作以控制并配置所述DSP引擎的DSP引擎控制寄存器的部分。10.根据权利要求9所述的集成电路装置，其中所述DSP引擎控制寄存器包括循环控制位、累加器控制位及至少一个乘法器控制位。11.根据权利要求9或权利要求10所述的集成电路装置，其中所述DSP引擎控制寄存器进一步包括CPU中断优先级控制位。12.根据权利要求9到11中任一权利要求所述的集成电路装置，其中所述DSP引擎控制寄存器包括程序空间可见性控制位。13.根据权利要求6所述的集成电路装置，其中所述至少一个累加器在上下文切换之后的修改并不触发相关联DSP上下文的解离。14.根据前述权利要求中任一权利要求所述的集成电路装置，其中在DSP上下文的解离之后，所述集成电路装置的后续复位再次连结所...

【专利技术属性】
技术研发人员：迈克尔·卡瑟伍德，戴维·米基，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国,US