一种深槽超结DMOS器件制造技术

本发明专利技术提出了一种深槽超结DMOS器件，属于功率器件领域。本发明专利技术通过在传统超结DMOS器件中引入深槽栅结构，并合理设置深槽栅结构中介质层的复合交界面以固定雪崩击穿点，由于介质层中复合交界面在远离体区处引入电场峰值，而载流子必然会选择电阻最小的路径，进而达到有效改变发生雪崩击穿时超结DMOS器件的雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT管的基区电阻，从而避免寄生BJT管的发射极正偏而造成的BJT管的开启，增强超结DMOS器件的钪UIS失效能力，提高器件在非箝位电感负载应用中的可靠性。

A deep slots hyperjunction DMOS device

The invention provides a deep slot hyperjunction DMOS device, which belongs to the field of power devices. The invention introduces a deep trench structure in the traditional super junction DMOS device, and set a reasonable composite interface of dielectric layer deep trench gate structure in fixed avalanche breakdown, the composite interface of dielectric layer is introduced in the peak of the electric field in the region away from the body, and the carrier will choose the path of least resistance, and thus achieve effectively change the current path of the avalanche breakdown avalanche breakdown occurs when the super junction DMOS device, the avalanche breakdown current away from the base resistance and parasitic BJT pipe, so as to avoid opening parasitic BJT tube emitter is caused by the BJT tube, enhanced super junction DMOS device UIS SC failure ability, improve the reliability of load application device in the non inductive clamp.

【技术实现步骤摘要】
一种深槽超结DMOS器件
本专利技术属于功率半导体
，具体涉及一种深槽超结DMOS器件。
技术介绍
现代电力电子技术对于航天、通信、计算机、家用电器等高技术产业都至关重要，而在现代电力电子装置中，作为核心部分的电力半导体器件对于提高装置的各项技术性能和指标都起着重要的作用。近年来随着半导体技术的快速发展及对产品可靠性、失效机理等认知的深入，给功率半导体研究者带来了全新的挑战。非箝位感性负载下的开关过程(UnclampedInductiveSwitching,UIS)是用来描述功率MOSFET在非箝制电感电路中能够承受电流大小的能力，或者通常用来描述功率MOSFET在雪崩击穿下负载能量的能力。目前UIS失效已逐渐成为功率MOSFET最主要的安全杀手之一，UIS特性好坏会直接影响到器件的安全工作区及寿命，因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。UIS特性会随着芯片尺寸缩小而变差，这是由于单个管芯尺寸越小，所负载的能力也就越小。这和“摩尔定律”中提到的半导体工艺尺寸不断减小的发展趋势是矛盾的，必将导致UI本文档来自技高网...

【技术保护点】
一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底(2)的正面；第二导电类型半导体体区(9)位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区(9)内具有相互独立且相邻的第一导电类型半导体掺杂源区(10)和第二导电类型半导体掺杂接触区(11)；第二导电类型半导体掺杂柱区(5)位于第一导电类型半导体掺杂漂移区的底部两侧，两侧的第二导电类型半导体掺杂柱区(5)之间...

【技术特征摘要】
1.一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底(2)的正面；第二导电类型半导体体区(9)位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区(9)内具有相互独立且相邻的第一导电类型半导体掺杂源区(10)和第二导电类型半导体掺杂接触区(11)；第二导电类型半导体掺杂柱区(5)位于第一导电类型半导体掺杂漂移区的底部两侧，两侧的第二导电类型半导体掺杂柱区(5)之间还具有与之形成超结结构的第一导电类型半导体掺杂柱区(3)；两侧的第二导电类型半导体体区(9)之间还具有深槽栅，所述深槽栅的上表面与金属化源极(12)相接触，所述深槽栅的下表面与第一导电类型半导体掺杂柱区(3)的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的多晶硅栅电极(6)，所述多晶硅栅电极(6)上表面的结深小于其两侧的第一导电类型半导体掺杂源区(10)下表面的结深，所述多晶硅栅电极(6)下表面结深大于其两侧的第二导电类型半导体体区(9)下表面的结深；其特征在于：所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质层包括第一介质层(8)和层叠于所述第一介质层(8)之上的第二介质层(7)形成的复合结构，所述第一介质层(8)的相对介电常数小于所述第二介质层(7)的相对介电常数，且两个介质层(7、8)形成的复合交界面远离第二导电类型半导体体区(9)且靠近第二导电类型半导体掺杂柱区(5)设置；所述深槽栅与其两侧的第二导电类型半导体掺杂柱区(5)之间还具有第一导电类型半导体掺杂区(4)，所述第一导电类型半导体掺杂区(4)的下表面与深槽栅的下表面重合，所述第一导电类型半导体掺杂区(4)的上表面与第二导电类型半导体体区(9)的部分下表面重合。2.一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底(2)的正面；第二导电类型半导体体区(9)位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区(9)内具有相互独立且相邻的第一导电类型半导体掺杂源区(10)和第二导电类型半导体掺杂接触区(11)；第二导电类型半导体掺杂柱区(5)位于第一导电类型半导体掺杂漂移区的底部两侧；两侧的第二导电类型半导体体区(9)之间还具有深槽栅，所述深槽栅的上表面与金属化源极(12)相接触，所述深槽栅的下表面与第一导电类型半导体掺杂衬底(2)的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的多晶硅栅电极(6)，所述多晶硅栅电极(6)上表面的结深小于其两侧的第一导电类型半导体掺杂源区(10)下表面的结深，所述多晶硅栅电极(6)下表面结深大于其两侧的第二导电类型半导体体区(9)下表面的结深且靠近第二导电类型半导体掺杂柱区(5)顶部设置；其特征在于：所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质...

【专利技术属性】
技术研发人员：任敏，罗蕾，李佳驹，李泽宏，高巍，张金平，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51