基于SHARC处理器的AoIP核心处理系统技术方案

本发明专利技术涉及基于SHARC处理器的AoIP核心处理系统，包括电源模块、主芯片、辅助芯片、时钟模块、复位模块、板卡接口模块、晶振，本发明专利技术使用时，板卡接口模块传送开机信号，主芯片先配置1588时钟模式，再区分1588从时钟模式时，分别选择1588主时钟，或者FPGA时钟源选择晶振芯片，主芯片配置FPGA芯片时钟源为时钟芯片，并同步主时钟产生PPS输出信号，然后配置时钟芯片参考输入信号源，本发明专利技术结构简单、使用方便，可采用较少的总线实现全双工通信，而且可以采用专用的同步时钟线实现时序校正，通信速度快，通用性好。

AoIP core processing system based on SHARC processor

The invention relates to a AoIP core processing system based on SHARC processor, including power module, main chip, chip, clock module, reset module, interface module, crystal board, using the invention, card interface module sends a starting signal, the main chip to configure 1588 clock mode, to distinguish from 1588 clock mode, respectively 1588 master clock or a FPGA clock source selection crystal chip, the main chip configuration FPGA chip clock source clock chip, and generates the output signal of the PPS synchronization clock, and then configure the clock chip reference input signal source, the invention has the advantages of simple structure, convenient use, full duplex communication bus can be used less, but also can be used the special line to achieve synchronous clock timing correction, fast communication speed, good versatility.

【技术实现步骤摘要】
基于SHARC处理器的AoIP核心处理系统
本专利技术涉及系统硬件领域，具体指可将AES67标准、AES70标准、GY/T304-2016标准进行商业应用的通用型基于SHARC处理器的AoIP核心处理系统。
技术介绍
“SHARC”是超级哈佛架构(SuperHarvardARChitecture)的缩写，是ADI公司为他们的浮点处理器起的名字。SHARC处理器在标准哈佛架构基础上作了改进，不仅方便了PM(程序存储器)总线上的数据传送，并通过增加一个指令缓存优化了基于紧密循环的计算过程的吞吐性能，改进后的架构能够同时存取数据和系数，并同时从指令缓存执行所选的指令，从而高效地实现了处理器的三总线操作模式。SHARC处理器最早起源于ADSP-21020，这个浮点单指令单数据(SISD)DSP实际上是一个不带嵌入式存储器或外设的独立计算内核。PM和DM（数据存储器）存储空间是通过连接到SRAM芯片的外部总线进行访问的，通过JTAG接口对处理器进行编程和调试。随着AES67-2015、AES70、和GY/T304-2016标准的颁布实施，在专业音频和商用音频领域逐渐向IP化方向发展，已经成为当前热点和今后发展的趋势。对于广播电视中心和商业音频系统平台优化系统结构，提高音频传输及制播效率，特别是整合新媒体及互联网业务，逐步迈向智能化和云化，都具有革命性的意义。现有的AoIP核心系统方案中，都采用FPGA作为处理器，均不能够全面支持AES67-2015、AES70-2015、和GY/T304-2016这3个标准。在有限支持或兼容上述标准的现有AoIP核心系统中，都采用FPGA作为处理器，这样的系统灵活性低、成本高、兼容性差，尚无采用SHARC作为处理器的AoIP核心系统。
技术实现思路
本专利技术正是针对以上技术问题，提供一种使用SHARC处理器实现基于AES67-2015标准、AES70标准、GY/T304-2016标准的AoIP核心系统。本专利技术主要通过以下技术方案来实现。基于SHARC处理器的AoIP核心处理系统，包括电源模块、主芯片、辅助芯片、时钟模块、复位模块、板卡接口模块、晶振，其特征在于板卡接口模块通过控制电源模块对主芯片、辅助芯片、时钟模块进行供电，时钟模块通过晶振控制时钟精度，并提供给主芯片进行系统时钟计时，同时提供给辅助芯片进行音频主时钟计时，板卡接口模块通过外同步时钟对主芯片进行时钟校正，同时通过数据对辅助芯片进行音频流输入，主芯片、辅助芯片之间通过数据进行音频流交互，辅助芯片通过数据对主芯片进行音频时钟校正，板卡接口模块通过复位模块控制主芯片、辅助芯片的复位，主芯片分别通过总线将数据传输至板卡接口模块，辅助芯片通过板卡接口模块实现音频时间输出、音频流输出。主芯片采用DSP数字信号处理器。辅助芯片采用FPGA现场可编辑门阵列。主芯片与板卡接口模块的总线数据传输分别为千兆网MAC接口和通信接口。主芯片与板卡接口模块的通信接口采用I2C、SPI、UART三种通信协议。主芯片采用1588时钟模式。主芯片采用RTP进行音频数据交换。本专利技术使用时，板卡接口模块传送开机信号，主芯片先配置1588时钟模式，再区分1588从时钟模式时，分别选择1588主时钟，或者FPGA时钟源选择晶振芯片，选择1588主时钟时，主芯片配置FPGA芯片时钟源为时钟芯片，并同步主时钟产生PPS输出信号，然后配置时钟芯片参考输入信号源，时钟芯片产生24.567MHz输出，主芯片通过TDM与辅助芯片进行音频数据的接收与发送，主芯片再通过网络进行AoIP音频数据的解包与打包，再与经主芯片配置好的RGMII网卡及AoIP音频通道进行RTP数据交换，然后退出。当主芯片在区分1588从时钟模式时，从FPGA时钟源选择了晶振芯片，辅助芯片分频输出64Hz，主芯片1588时间参考时钟选择辅助芯片，经同步从时钟后退出。本专利技术结构简单、使用方便，可采用较少的总线实现全双工通信，而且可以采用专用的同步时钟线实现时序校正，通信速度快，通用性好。附图说明附图中，图1是本专利技术系统框图，图2是本专利技术流程图，其中：1—电源模块，2—主芯片，3—辅助芯片，4—时钟模块，5—复位模块，6—板卡接口模块，7—晶振。具体实施方式下面结合附图对本专利技术作进一步说明。基于SHARC处理器的AoIP核心处理系统，包括电源模块1、主芯片2、辅助芯片3、时钟模块4、复位模块5、板卡接口模块6、晶振7，其特征在于板卡接口模块6通过控制电源模块1对主芯片2、辅助芯片3、时钟模块4进行供电，时钟模块4通过晶振7控制时钟精度，并提供给主芯片2进行系统时钟计时，同时提供给辅助芯片3进行音频主时钟计时，板卡接口模块6通过外同步时钟对主芯片2进行时钟校正，同时通过数据对辅助芯片3进行音频流输入，主芯片2、辅助芯片3之间通过数据进行音频流交互，辅助芯片3通过数据对主芯片2进行音频时钟校正，板卡接口模块6通过复位模块5控制主芯片2、辅助芯片3的复位，主芯片2分别通过总线将数据传输至板卡接口模块6，辅助芯片3通过板卡接口模块6实现音频时间输出、音频流输出。主芯片2采用DSP数字信号处理器。辅助芯片3采用FPGA现场可编辑门阵列。主芯片2与板卡接口模块6的总线数据传输分别为千兆网MAC接口和通信接口。主芯片2与板卡接口模块6的通信接口采用I2C、SPI、UART三种通信协议。主芯片2采用1588时钟模式。主芯片2采用RTP进行音频数据交换。本专利技术使用时，板卡接口模块6传送开机信号，主芯片2先配置1588时钟模式，再区分1588从时钟模式时，分别选择1588主时钟，或者FPGA时钟源选择晶振7芯片，选择1588主时钟时，主芯片2配置FPGA芯片时钟源为时钟芯片，并同步主时钟产生PPS输出信号，然后配置时钟芯片参考输入信号源，时钟芯片产生24.567MHz输出，主芯片2通过TDM与辅助芯片3进行音频数据的接收与发送，主芯片2再通过网络进行AoIP音频数据的解包与打包，再与经主芯片2配置好的RGMII网卡及AoIP音频通道进行RTP数据交换，然后退出。当主芯片2在区分1588从时钟模式时，从FPGA时钟源选择了晶振7芯片，辅助芯片3分频输出64Hz，主芯片21588时间参考时钟选择辅助芯片3，经同步从时钟后退出。本专利技术结构简单、使用方便，可采用较少的总线实现全双工通信，而且可以采用专用的同步时钟线实现时序校正，通信速度快，通用性好。上述实施例只为说明本专利技术的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本专利技术的内容并据以实施，并不能以此限制本专利技术的保护范围。凡根据本专利技术精神实质所作的等效变化或修饰，都应涵盖在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
基于SHARC处理器的AoIP核心处理系统，包括电源模块、主芯片、辅助芯片、时钟模块、复位模块、板卡接口模块、晶振，其特征在于板卡接口模块通过控制电源模块对主芯片、辅助芯片、时钟模块进行供电，时钟模块通过晶振控制时钟精度，并提供给主芯片进行系统时钟计时，同时提供给辅助芯片进行音频主时钟计时，板卡接口模块通过外同步时钟对主芯片进行时钟校正，同时通过数据对辅助芯片进行音频流输入，主芯片、辅助芯片之间通过数据进行音频流交互，辅助芯片通过数据对主芯片进行音频时钟校正，板卡接口模块通过复位模块控制主芯片、辅助芯片的复位，主芯片分别通过总线将数据传输至板卡接口模块，辅助芯片通过板卡接口模块实现音频时间输出、音频流输出。

【技术特征摘要】
1.基于SHARC处理器的AoIP核心处理系统，包括电源模块、主芯片、辅助芯片、时钟模块、复位模块、板卡接口模块、晶振，其特征在于板卡接口模块通过控制电源模块对主芯片、辅助芯片、时钟模块进行供电，时钟模块通过晶振控制时钟精度，并提供给主芯片进行系统时钟计时，同时提供给辅助芯片进行音频主时钟计时，板卡接口模块通过外同步时钟对主芯片进行时钟校正，同时通过数据对辅助芯片进行音频流输入，主芯片、辅助芯片之间通过数据进行音频流交互，辅助芯片通过数据对主芯片进行音频时钟校正，板卡接口模块通过复位模块控制主芯片、辅助芯片的复位，主芯片分别通过总线将数据传输至板卡接口模块，辅助芯片通过板卡接口模块实现音频时间输出、音频流输出。2.根据权利要求1所述基于SHARC处理器的AoIP核心处理系统，...

【专利技术属性】
技术研发人员：姜克建，陈武，孔磊，刘国星，
申请(专利权)人：苏州市福川科技有限公司，
类型：发明
国别省市：江苏,32