一种通过逐次逼近方式校正运放失调的电路制造技术

一种通过逐次逼近方式校正运放失调的电路，包括运算放大器模块、比较器模块、控制逻辑单元、四位逐次逼近寄存器和四位DAC模块；比较器模块的同相端连接运算放大器模块的输出电压，比较器模块的反相端连接VDD/2；比较器模块的输出端连接逻辑控制单元；逻辑控制单元的输出端连接四位逐次逼近寄存器；四位逐次逼近寄存器的四个输出端口和四位DAC模块四个输入端连接；四位DAC模块的电压输出端连接运算放大器模块。校正失调按逐次逼近(SAR)的方式进行校正，仅需要与校正位数相同数目的时钟周期就可以完成校正的过程，提高了校正的速度。

A circuit for correcting op amp maladjustment by successive approximation

An offset correction circuit by successive approximation method, including operational amplifier module, comparator module, logic control unit, a four bit successive approximation registers and four bit DAC module; the phase comparator module connected operational amplifier module output voltage, phase comparator module is connected with the VDD/2 output end of the comparator module; logical connection the control unit; the output logic control unit is connected with four bit successive approximation register; four bit successive approximation register four output ports and four DAC module four input connection; four bit DAC module is connected with the output end of the operational amplifier module voltage. According to the successive approximation offset correction (SAR) method only needs correction, and correction number the same number of clock cycles to complete the correction process, improves the correction speed.

【技术实现步骤摘要】
一种通过逐次逼近方式校正运放失调的电路
本专利技术属于CMOS工艺集成电路领域，具体涉及一种通过逐次逼近方式校正运放失调的电路。
技术介绍
在运算放大器的制备过程中，由于制造工艺的不确定性，不可避免的会因随机误差而造成一定的失调。在基于运算放大器构成的放大电路中，运放的失调会对放大电路的精确度造成很大的影响，尤其是在直流小信号放大系统中。目前有很多方法能降低或消除该失调电压，如提高输入晶体管和有源负载的尺寸、采用自校零技术和斩波技术等。但不论采取哪种方法，都或多或少的存在着一些问题，如会带来很大的寄生电容或对运算放大器的工作频率有要求。目前有解决上述方案所带来的问题的方法，但若要提高校正失调的精度，不可避免的会增加校正时间，带来了运放启动时间过长的问题正因为如此，本专利技术鉴于已知技术的缺点，经过试验与研究，开发了一种通过逐次逼近方式校正运放失调的电路。
技术实现思路
本专利技术的目的在于提供一种通过逐次逼近方式校正运放失调的电路。以解决上述问题。为实现上述目的，本专利技术采用以下技术方案：一种通过逐次逼近方式校正运放失调的电路，包括运算放大器模块、比较器模块、控制逻辑单元、四位逐次逼近本文档来自技高网...

【技术保护点】
一种通过逐次逼近方式校正运放失调的电路，其特征在于，包括运算放大器模块、比较器模块、控制逻辑单元、四位逐次逼近寄存器和四位DAC模块；比较器模块的同相端连接运算放大器模块的输出电压，比较器模块的反相端连接VDD/2；比较器模块的输出端连接逻辑控制单元；逻辑控制单元的输出端连接四位逐次逼近寄存器；四位逐次逼近寄存器的四个输出端口和四位DAC模块四个输入端连接；四位DAC模块的电压输出端连接运算放大器模块。

【技术特征摘要】
1.一种通过逐次逼近方式校正运放失调的电路，其特征在于，包括运算放大器模块、比较器模块、控制逻辑单元、四位逐次逼近寄存器和四位DAC模块；比较器模块的同相端连接运算放大器模块的输出电压，比较器模块的反相端连接VDD/2；比较器模块的输出端连接逻辑控制单元；逻辑控制单元的输出端连接四位逐次逼近寄存器；四位逐次逼近寄存器的四个输出端口和四位DAC模块四个输入端连接；四位DAC模块的电压输出端连接运算放大器模块。2.根据权利要求1所述的一种通过逐次逼近方式校正运放失调的电路，其特征在于，运算放大器模块包括增益级、检测级和输出级；增益级包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一电流源、第一开关、第二开关、第四开关；同相输入端经第四开关接第二PMOS晶体管的栅极，反相输入端经第一开关接第一PMOS晶体管的栅极，第二开关一端接同相输入端，另一端接第一PMOS晶体管的栅极；第一PMOS晶体管与第二PMOS晶体管为运放的输入管，其源极相连，接第一电流源的一端，第一电流源的另一端接电源VDD；第一NMOS晶体管与第二NMOS晶体管构成电流镜负载；第一NMOS晶体管为电流镜的源头，其漏极与第一PMOS晶体管的漏极相连；第二NMOS晶体管的漏极与第二PMOS晶体管的漏极相连，同时第二NMOS晶体管的漏极同时也为增益级的输出端；第一NMOS晶体管的源极接第三PMOS晶体管MP103的源极，第三PMOS晶体管MP103为二极管连接器件，其漏极与栅极相连，接地；第二NMOS晶体管的源极接第四PMOS晶体管的源极，第四PMOS晶体管的漏极接地，栅极接外部电压Vb；检测级包括第三NMOS晶体管和第二电流源；增益级的输出端接第三NMOS晶体管的栅极，即第二NMOS晶体管的漏极与第三NMOS晶体管栅极相连；第三NMOS晶体管的漏极接第二电流源的一端，其源极接地；第二电流源的另一端接电源VDD；第三NMOS晶体管的漏极输出电压信号Vdec；输出级包括第四NMOS晶体管MN104、第三电流源、第三开关、第五开关和电容；第四NMOS晶体管的栅极经第五开关接增益级的输出端，即第二NMOS晶体管的漏极接第五开关的一端，第五开关的另一端与第四NMOS晶体管的栅极相连；第四NMOS晶体管漏极为输出端V...

【专利技术属性】
技术研发人员：王红义，吴凯，乔泽宇，周罡，曹灿，
申请(专利权)人：西安华泰半导体科技有限公司，
类型：发明
国别省市：陕西,61