The invention relates to a parallel processor array structure, including the chip and the processor, the chip is provided with a plurality of processors, a processor, a processor composed of secondary processor group, a plurality of secondary processor group III processor group, in this push, the parallel processor array includes a plurality of stages, each level from each process contains, the lower grade stage comprises a plurality of processor groups, among them, each processor group in each processor or processor group through the decoder or arbiter and bus connection device connected to the accelerator. Even if the number of processors is large, the chip can still use less chip resources to complete the communication between processors. At the same time, it ensures low access latency to neighboring resources; this organization allows the use of simple processor interconnection techniques to connect processors within and outside the group. Not only solves the problem of inter processor interconnection, saves chip resources, but also reduces access delay.
【技术实现步骤摘要】
一种并行处理器阵列结构
本专利技术涉及处理器
,具体的说是一种并行处理器阵列结构。
技术介绍
现有实现计算功能的芯片主要有单核SOC,多核SOC,FPGA等。多核或众核SOC的结构常见的有:一、以总线或交换开关为基本互连架构的多核设计。这种结构中,每个处理器核访问存储的路径都是一样的,总线(或者交换开关)被不同的处理器核交替使用从而达到访问共享存储的目的。各个处理器核类似于传统的单核处理器。这种结构的明显劣势来自于总线或者交换开关成为系统瓶颈,这个瓶颈体现在系统性能和功耗两个方面:从系统性能上来讲这种体系结构的核心:总线或者交换开关仍旧依赖全局金属互联线,其性能并不能随着半导体技术进步而提高。这种全局性地互连要求所有的通信都先汇聚到同一个地方然后又再传播出去,其效率之低也是可想而知的。从延迟上讲,电信号需要给长达整个芯片边长的金属线充电,其电阻电容很大,充电时间很长,因此信号延迟很大;从吞吐率上来讲,所有的信号传输都要通过这个总线或者交换开关,其带宽是无法适应处理器核数量的增长的。同样的坏消息来自于功耗。无论是连接多个核的总线还是四通八达的交换开关,其功耗都不是可以扩展的。二、流处理器以及GPU(通用图形处理器)结构。它是通过在处理器内部设置多个ALU来提高数据并行处理速度。不过后来大家发现GPU的能力其实非常有限:首先,只有存在大量规则数据并行的应用程序,GPU才能发挥其巨大优势。程序中的分支跳转以及线程间的数据共享都是GPU的软肋,就算能够被支持,效率也不高。如果谁想在GPU上做WebServer,那基本上是痴人说梦。其次,GPU需要对应用程序进 ...
【技术保护点】
一种并行处理器阵列结构,其特征在于,包括芯片和处理器,所述芯片上设置多个处理器,组成一级处理器组,多个一级处理器组组成二级处理器组,多个二级处理器组组成三级处理器组,以此类推,即所述并行处理器阵列包括多级,每级由小到大程包含关系,每个级包括多个小一级的处理器组,其中,每级处理器组中的每个处理器或处理器组通过译码器或仲裁器连接加速器和总线连接器。
【技术特征摘要】
1.一种并行处理器阵列结构,其特征在于,包括芯片和处理器,所述芯片上设置多个处理器,组成一级处理器组,多个一级处理器组组成二级处理器组,多个二级处理器组组成三级处理器组,以此类推,即所述并行处理器阵列包括多级,每级由小到大程包含关系,每个级包括多个小一级的处理器组,其中,每级处理器组中的每个处理器或处理器...
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