采用P型场效应晶体管(PFET)‑显性评估电路以减少评估时间的动态标签比较电路以及相关系统和方法技术方案

本发明专利技术提供采用P型场效应晶体管PFET‑显性评估电路以减少评估时间且因此提高电路性能的动态标签比较电路。动态标签比较电路可被用作或被提供为可搜索存储器(例如，作为非限制性实例，寄存器堆或内容可寻址存储器CAM)的部分。所述动态标签比较电路包含一或多个PFET‑显性评估电路，所述一或多个PFET‑显性评估电路由用作逻辑以执行比较逻辑功能的一或多个PFET组成。所述PFET‑显性评估电路被配置成接收输入搜索数据且比较所述输入搜索数据与可搜索存储器中所含有的标签(例如，地址或数据)，以确定所述输入搜索数据是否含于所述存储器中。所述PFET‑显性评估电路被配置成基于所述所接收输入搜索数据是否含于所述可搜索存储器中的评估而控制所述动态标签比较电路中动态节点上的电压/值。

The P type field effect transistor (PFET) dominant evaluation circuit to reduce the dynamic labeling time comparison circuit and related system and method

The invention provides a P type field effect transistor PFET dominant evaluation circuit to reduce evaluation time and thus improve the dynamic performance of the tag circuit comparison circuit. A dynamic tag comparison circuit can be used or provided as part of a searchable memory (e.g., as a non restrictive instance, a register stack, or a content addressable memory CAM). The dynamic tag comparison circuit includes one or more PFET explicit evaluation circuit, one or more PFET to the one or more PFET dominant evaluation circuit by used as logic to perform the comparison logic function composition. The PFET explicit evaluation circuit is configured to receive input search data and comparing the input data and the search with search memory tags (e.g., address or data), to determine whether the input search data contained in the memory. The PFET explicit evaluation circuit is configured based on the received input data is contained in the search can search evaluation in memory and control the dynamic voltage / tag comparison circuit on the dynamic node value.

【技术实现步骤摘要】
【国外来华专利技术】采用P型场效应晶体管(PFET)-显性评估电路以减少评估时间的动态标签比较电路以及相关系统和方法优先权申请本申请案主张于2015年2月23日提交且名称为“P型场效应晶体管(PFET)-显性动态逻辑电路以及相关系统和方法(P-TYPEFIELD-EFFECTTRANSISTOR(PFET)-DOMINANTDYNAMICLOGICCIRCUITS,ANDRELATEDSYSTEMSANDMETHODS)”的美国临时专利申请案第62/119,769号的优先权，所述申请案以全文引用的方式并入本文中。本申请案还于主张2015年9月22日提交且名称为“采用P型场效应晶体管(PFET)-显性评估电路以减少评估时间的动态标签比较电路以及相关系统和方法(DYNAMICTAGCOMPARECIRCUITSEMPLOYINGP-TYPEFIELD-EFFECTTRANSISTOR(PFET)-DOMINANTEVALUATIONCIRCUITSFORREDUCEDEVALUATIONTIME,ANDRELATEDSYSTEMSANDMETHODS)”的美国专利申请案第14/860,844号的优先权，所述申请案以全文引用的方式并入本文中。
本专利技术的技术大体上涉及由时钟信号计时的动态逻辑电路，且更具体地说，涉及提高动态逻辑电路的速度性能。
技术介绍
相比于静态逻辑电路，动态逻辑电路提供显著的性能优势。动态逻辑电路减小了在逻辑评估期间的晶体管栅极电容。就此而言，举例来说，常规处理器贯穿其性能关键逻辑设计含有许多动态逻辑电路的例子，以提供对逻辑评估的更快评估。就此而言，图1是作为动态逻辑电路的实例的“与非”动态逻辑电路100的电路图。“与非”动态逻辑电路100在预充电阶段对动态节点(DYN)102电压预充电。当时钟信号(CLK)108较低时，运用预充电电路106中的P型场效应晶体管(PFET)104将动态节点(DYN)102预充电到电压Vdd，从而在动态节点(DYN)102处提供电压Vdd。这是因为PFET104传递强逻辑“1”或电压Vdd，以使得动态节点(DYN)102被充电到电压Vdd，这与采用(例如)N型FET(NFET)时仅阈值电压Vt低于电压Vdd的情况截然相反。归因于反相器112，动态节点(DYN)102处的电压Vdd将输出节点(OUT)110的电压转变成接地电压(GND)。接着，一旦在评估阶段时钟信号108变高，预充电电路106中的PFET104便变成无源。“与非”动态逻辑电路100分别基于输入A和输入B运用下拉逻辑电路116中的N型FET(NFET)114(1)、114(2)来评估所述逻辑，以使得评估阶段将快速地进行评估。如果输入A和输入B的状态是输入A＝电压Vdd且输入B＝电压Vdd，那么下拉逻辑电路116中的NFET114(1)、114(2)将是有源的。这导致评估阶段中的串联NFET114(1)、114(2)，118将动态节点(DYN)102拉到接地电压(GND)，从而导致输出节点(OUT)110转变成电压Vdd。否则，如果输入A＝接地电压GND或输入B＝接地电压GND，那么由于堆叠式PFET保持器电路120将动态节点(DYN)102保持在电压Vdd处，因此在评估阶段期间动态节点(DYN)102电压保持在电压Vdd处。因此，归因于反相器112，输出节点(OUT)110相应地保持在接地电压(GND)处。
技术实现思路
本专利技术的方面涉及采用P型场效应晶体管(PFET)-显性评估电路以减少评估时间的动态标签比较电路。也揭示相关系统和方法。作为一个实例，动态逻辑电路可设置于处理器中以执行逻辑操作。动态逻辑电路通常比静态逻辑电路对应部分快，这是因为动态逻辑电路减小了在逻辑评估期间的晶体管栅极电容。由于电路延迟与输出电容成正比，因此动态逻辑电路的延迟通常低于静态逻辑电路。已观察到，随着节点技术的大小缩小，PFET驱动电流(即，驱动强度)超出用于类似尺寸FET的N型FET(NFET)驱动电流。这是由于FET制造中引入应变硅，从而减小了电荷载子的有效质量。就此而言，在本文中所揭示的示范性方面中，动态标签比较电路的限制条件是采用PFET-显性评估电路，以减少评估时间，且因此提高电路性能。动态标签比较电路可被用于或被用作可搜索存储器(例如，作为非限制性实例，寄存器堆或内容可寻址存储器(CAM))的部分。所述动态标签比较电路包含一或多个PFET-显性评估电路，所述一或多个PFET-显性评估电路由用作逻辑以执行比较逻辑功能的一或多个PFET组成。一或多个PFET-显性评估电路被配置成接收输入搜索数据且比较输入搜索数据与可搜索存储器中含有的输入存储数据(例如，标签地址或标签数据)，以确定所述输入搜索数据是否含于可搜索存储器中。所述PFET-显性评估电路被配置成基于所接收输入搜索数据是否含于可搜索存储器中的评估而控制动态标签比较电路中的动态节点上的电压/值。所述动态标签比较电路可提供或进一步调节动态节点上的电压/值，以提供指示所接收的输入搜索数据是否含于可搜索存储器中的匹配输出。就此而言，在一个实例中，由于PFET-显性评估电路中的PFET能够传递强逻辑‘1’电压/值(即，供应电压)，因此将NFET-显性预放电电路设置于动态标签比较电路中。设置NFET-显性预放电电路以将动态标签比较电路中的动态节点完全放电到逻辑‘0’电压/值(例如，接地电压)，这是因为NFET能够传递强逻辑‘0’电压/值。因此，如果PFET-显性评估电路评估所接收的输入搜索数据含于可搜索存储器中，那么PFET-显性评估电路被配置成将动态节点充电到逻辑‘1’电压/值。就此而言，在一个示范性方面中，提供动态标签比较电路。动态标签比较电路包括耦合到评估节点的预放电电路。预放电电路被配置成在预放电阶段期间使评估节点预放电。动态标签比较电路包括PFET-显性评估电路，所述PFET-显性评估电路包括：至少一个搜索数据输入，其被配置成接收至少一个输入搜索数据；和至少一个存储数据输入，其被配置成接收至少一个输入存储数据。PFET-显性评估电路被配置成基于至少一个输入搜索数据与至少一个输入存储数据的比较在评估阶段对评估节点充电。在另一示范性方面中，提供动态标签比较电路。动态标签比较电路包括用于在预放电阶段期间使评估节点预放电的装置。动态标签比较电路还包括用于比较至少一个输入搜索数据与至少一个输入存储数据的装置。用于比较的装置包括用于接收至少一个输入搜索数据的装置，用于接收至少一个输入存储数据的装置，和用于基于至少一个输入搜索数据与至少一个输入存储数据的比较在评估阶段对评估节点充电的装置。在另一示范性方面中，提供执行可搜索存储器中搜索数据与存储数据的动态逻辑比较的方法。所述方法包括在预放电阶段期间使评估节点预放电。所述方法还包括在PFET-显性评估电路中至少一个搜索数据输入上接收至少一个输入搜索数据。所述方法还包括在PFET-显性评估电路中至少一个存储数据输入上接收至少一个输入存储数据。所述方法还包括在PFET-显性评估电路中比较所接收的至少一个输入搜索数据与所接收的至少一个输入存储数据。所述方法还包括基于所接收的至少一个输入搜索数据与所接收的至少一个输入存储数据的比较在评估阶本文档来自技高网...

【技术保护点】
一种动态标签比较电路，其包括：预放电电路，其耦合到评估节点，所述预放电电路被配置成在预放电阶段期间使所述评估节点预放电；P型场效应晶体管PFET‑显性评估电路，其包括：至少一个搜索数据输入，其被配置成接收至少一个输入搜索数据；和至少一个存储数据输入，其被配置成接收至少一个输入存储数据；且所述PFET‑显性评估电路被配置成基于所述至少一个输入搜索数据与所述至少一个输入存储数据的比较在评估阶段对所述评估节点充电。

【技术特征摘要】
【国外来华专利技术】2015.02.23 US 62/119,769;2015.09.22 US 14/860,8441.一种动态标签比较电路，其包括：预放电电路，其耦合到评估节点，所述预放电电路被配置成在预放电阶段期间使所述评估节点预放电；P型场效应晶体管PFET-显性评估电路，其包括：至少一个搜索数据输入，其被配置成接收至少一个输入搜索数据；和至少一个存储数据输入，其被配置成接收至少一个输入存储数据；且所述PFET-显性评估电路被配置成基于所述至少一个输入搜索数据与所述至少一个输入存储数据的比较在评估阶段对所述评估节点充电。2.根据权利要求1所述的动态标签比较电路，其中所述PFET-显性评估电路被配置成如果所述至少一个输入搜索数据匹配所述至少一个输入存储数据，那么在所述评估阶段不对所述评估节点充电。3.根据权利要求1所述的动态标签比较电路，其中所述PFET-显性评估电路被配置成如果所述至少一个输入搜索数据不匹配所述至少一个输入存储数据，那么在所述评估阶段对所述评估节点充电。4.根据权利要求1所述的动态标签比较电路，其中所述PFET-显性评估电路被配置成如果所述至少一个输入搜索数据匹配所述至少一个输入存储数据，那么在所述评估阶段对所述评估节点充电。5.根据权利要求1所述的动态标签比较电路，其中所述PFET-显性评估电路被配置成如果所述至少一个输入搜索数据不匹配所述至少一个输入存储数据，那么在所述评估阶段不对所述评估节点充电。6.根据权利要求1所述的动态标签比较电路，其中所述PFET-显性评估电路耦合到接收供应电压的供应电压节点；所述PFET-显性评估电路被配置成基于所述至少一个输入搜索数据与所述至少一个输入存储数据的所述比较在所述评估阶段将所述评估节点充电到所述供应电压。7.根据权利要求1所述的动态标签比较电路，其中所述PFET-显性评估电路由第一PFET电路和第二PFET电路组成，所述第一PFET电路包括被配置成接收所述至少一个输入搜索数据的所述至少一个搜索数据输入，且所述第二PFET电路包括被配置成接收所述至少一个输入存储数据的所述至少一个存储数据输入。8.根据权利要求7所述的动态标签比较电路，其中所述第一PFET电路由至少一个第一PFET组成，且所述第二PFET电路由至少一个第二PFET组成。9.根据权利要求8所述的动态标签比较电路，其中所述至少一个第一PFET包括至少一个栅极，所述至少一个栅极耦合到被配置成接收所述至少一个输入搜索数据的所述至少一个搜索数据输入，且所述至少一个第二PFET包括至少一个栅极，所述至少一个栅极耦合到被配置成接收所述至少一个输入存储数据的所述至少一个存储数据输入。10.根据权利要求1所述的动态标签比较电路，其中所述至少一个搜索数据输入被配置成接收至少一个输入搜索位，且所述至少一个存储数据输入被配置成接收至少一个输入存储位。11.根据权利要求10所述的动态标签比较电路，其中所述PFET-显性评估电路的所述至少一个搜索数据输入被配置成在来自位单元的至少一个位线上接收所述至少一个输入存储位。12.根据权利要求11所述的动态标签比较电路，其中所述PFET-显性评估电路包括：第一PFET电路，其包括：互补搜索数据输入，其被配置成接收至少一个互补输入搜索位；和真存储数据输入，其被配置成接收至少一个真互补输入存储位；第二PFET电路，其包括：真搜索数据输入，其被配置成接收至少一个真输入搜索位；和互补存储数据输入，其被配置成接收至少一个互补输入存储位；且所述PFET电路被配置成基于所述至少一个互补输入搜索位与所述至少一个真输入存储位的比较和所述至少一个真输入搜索位与所述至少一个互补输入存储位的比较，在所述评估阶段对所述评估节点充电。13.根据权利要求1所述的动态标签比较电路，其中所述预放电电路被配置成响应于时钟信号在所述预放电阶段期间使所述评估节点预放电。14.根据权利要求1所述的动态标签比较电路，其中所述预放电电路被配置成在所述预放电阶段期间将所述评估节点预放电到接地节点。15.根据权利要求1所述的动态标签比较电路，其中所述预放电电路包括N型FETNFET-显性预放电电路。16.根据权利要求15所述的动态标签比较电路，其中所述NFET-显性预放电电路由至少一个NFET组成。17.根据权利要求1所述的动态标签比较电路，其进一步包括耦合到所述评估节点的保持器电路，所述保持器电路被配置成基于所述至少一个输入搜索数据与所述至少一个输入存储数据的所述比较在所述评估阶段存储所述评估节点上的电荷。18.根据权利要求1所述的动态标签比较电路，其进一步被配置成在指示所述至少一个输入搜索数据与所述至少一个输入存储数据的所述比较的结果的匹配输出上生成匹配输出信号。19.根据权利要求1所述的动态标签比较电路，其集成到芯片上系统SoC中。20.根据权利要求1所述的动态标签比较电路，其集成到选自由以下各者组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；计算机；便携式计算机；桌上型计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；以及便携式数字视频播放器。21.一种动态标签比较电路，其包括：用于在预放电阶段期间使评估节点预放电的装置；以及用于比较至少一个输入搜索数据与至少一个输入存储数据的装置，其包括：用于接收至少一个输入搜索数据的装置；用于接收至少一个输入存储数据的装置；以及用于基于所述至少一个输入搜索数据与所述至少一个输入存储数据的比较在评估阶段对所述评估节点充电的装置。22.一种执行可搜索存储器中搜索数据与存储数据的动态逻辑比较的方法，其包括：在预放电阶段期间使评估节点预放电；在P型场效应晶体管PFET-显性评估电路中的至少一个搜索数据输入上接收至少一个输入搜索数据；在所述PFET-显性评估电路中的至少一个存储数据输入上接收至少一个输入存储数据；在所述PFET-显性评估电路中比较所述所接收的至少一个输入搜索数据与所述所接收的至少一个输入存储数据；以及基于所述所接收的至少一个输入搜索数据与所述所接收的至少一个输入存储数据的所述比较在评估阶段对所述评估节点充电。23.根据权利要求22所述的方法，其中对所述评估节点充电包括：如果所述至少一个输入搜索数据不匹配所述至少一个输入存储数据，那么在所述评估阶段对所述评估节点充电。24.根据权利要求22所述的方法，其中对所述评估节点充电包括：如果所述至少一个输入搜索数据匹配所述至少一个输入存储数据，那么在所述评估阶段不对所述评估节点充电。25.根据权利要求22所述的...

【专利技术属性】
技术研发人员：K·A·柏曼，F·I·阿塔拉，D·J·W·昂基纳，郑志勋，H·H·阮，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US