用于CDR的二进制码相位插值电路制造技术

本发明专利技术涉及一种用于CDR的二进制码相位插值电路，其包括译码电路，所述译码电路的输出端与相位选择电路以及相位加权电路连接，相位选择电路的输出端与相位加权电路连接；译码电路接收相位控制总线信号，并根据相位控制总线信号同步输出所需的相位选择信号以及相位加权信号，相位选择电路根据译码电路输出的相位选择信号选择输出所需的差分时钟，相位加权电路根据译码电路输出的相位加权信号以及相位选择电路输出的差分时钟输出所需相位的时钟。本发明专利技术能有效解决内插权重电流由于开关时序失配引起的竞争冒险和开关电流毛刺，能降低电路的复杂度，适应范围广，安全可靠。

Binary code phase interpolation circuit for CDR

The invention relates to a method for CDR binary code phase interpolation circuit, which comprises a decoding circuit, the decoding circuit of the output end is connected with the phase selection circuit and phase weighting circuit, phase selection output and phase weighting circuit connection; decoding circuit receives a phase control signal bus, and according to the phase control signal bus synchronous output select the desired signal and phase weighted signal, phase selection circuit according to the output of the phase selection signal decoding circuit select the desired output differential clock phase weighting circuit according to the decoding circuit output signal and phase weighted phase selection circuit outputs a differential clock output required clock phase. The invention can effectively solve the competition risk and the switching current burr caused by the time delay of the interpolation weight current due to the switching timing mismatch, and can reduce the complexity of the circuit, and has wide application range and is safe and reliable.

【技术实现步骤摘要】
用于CDR的二进制码相位插值电路
本专利技术涉及一种相位插值电路，尤其是一种用于CDR的二进制码相位插值电路，属于集成电路的

技术介绍
高速Gb/s串行通信系统中，发射端只发送高速数据不发送高速时钟，接收端接收到带抖动jitter和不确定延时delay的高速数据，根据本地时钟和接收到的数据来提取出采样时钟信息和正确数据，即时钟与数据恢复clockanddatarecovery：CDR。传统基于相位内插的时钟与数据恢复电路，由于其结构简单和可多通道复用的优点而得到广泛应用,采用双环反馈系统CDR如图1所示。该电路包含了外部低速参考时钟(REFCLK)1、鉴频器(FD)3、模拟滤波器(Analogfilter)6、压控震荡器(VCO)8、分频器(divider)5、外部高速数据(DATA)2、鉴相器(bang-bangPD)4、数字滤波器(digitalfilter)7、以及相位内插器(PI)9。压控振荡器8输出时钟被分频器5分频后送到鉴频器3，鉴频器3将外部输入低频参考时钟1和分频后时钟进行频率比较，鉴频器3的输出经过模拟滤波器6滤波处理之后控制压控震荡器8的工作，锁频环可以本文档来自技高网...

【技术保护点】
一种用于CDR的二进制码相位插值电路，其特征是：包括译码电路(10)，所述译码电路(10)的输出端与相位选择电路(11)以及相位加权电路(12)连接，相位选择电路(11)的输出端与相位加权电路(12)连接；译码电路(10)接收相位控制总线信号，并根据相位控制总线信号同步输出所需的相位选择信号以及相位加权信号，相位选择电路(11)根据译码电路(10)输出的相位选择信号选择输出所需的差分时钟，相位加权电路(12)根据译码电路(10)输出的相位加权信号以及相位选择电路(11)输出的差分时钟输出所需相位的时钟。

【技术特征摘要】
1.一种用于CDR的二进制码相位插值电路，其特征是：包括译码电路(10)，所述译码电路(10)的输出端与相位选择电路(11)以及相位加权电路(12)连接，相位选择电路(11)的输出端与相位加权电路(12)连接；译码电路(10)接收相位控制总线信号，并根据相位控制总线信号同步输出所需的相位选择信号以及相位加权信号，相位选择电路(11)根据译码电路(10)输出的相位选择信号选择输出所需的差分时钟，相位加权电路(12)根据译码电路(10)输出的相位加权信号以及相位选择电路(11)输出的差分时钟输出所需相位的时钟。2.根据权利要求1所述的用于CDR的二进制码相位插值电路，其特征是：所述译码电路(10)接收相位控制信号为Q[7:0]时，所述译码电路(10)包括第一D触发器(13)、第二D触发器(14)、第三D触发器(16)、第四D触发器(19)、第五D触发器(21)、第六D触发器(23)、第七D触发器(25)、第八D触发器(27)以及第九D触发器(29)；第一D触发器(13)的D端接收相位控制信号Q7，第一D触发器(13)的Q端输出相位选择信号P7；第二D触发器(14)的D端接收相位控制信号Q6，第二D触发器(14)的Q端输出相位选择信号P6；第三D触发器(16)的D端与第一异或门(15)的输出端连接，第一异或门(15)接收相位控制信号Q6和相位控制信号Q5，第三D触发器(16)的Q端输出相位选择信号P5xorP6；第四D触发器(19)的D端与第二异或门(18)的输出端连接，第二异或门(18)的一输入端接收相位控制信号Q7，第二异或门(18)的另一输入端连接与门(17)的输出端，与门(17)的输入端接收相位控制信号Q6和相位控制信号Q5，第四D触发器(19)的Q端输出相位选择信号(P5&P6)xorP7；第五D触发器(21)的D端与第三异或门(20)的输出端连接，第三异或门(20)的输入端分别接收相位控制信号Q4和相位控制信号Q5，第五D触发器(21)的Q端输出相位加权信号P4xorP5，第五D触发器(21)的/Q端输出相位加权信号P4xnorP5；第六D触发器(23)的D端与第四异或门(22)的输出端连接，第四异或门(22)的输入端分别接收相位控制信号Q3和相位控制信号Q5，第六D触发器(23)的Q端输出相位加权信号P3xorP5，第六D触发器(23)的/Q端输出相位加权信号P3xnorP5；第七D触发器(25)的D端与第五异或门(24)的输出端连接，第五异或门(24)的输入端分别接收相位控制信号Q2和相位控制信号Q5，第七D触发器(25)的Q端输出相位加权信号P2xorP5，第七D触发器(25)的/Q端输出相位加权信号P2xnorP5；第八D触发器(27)的D端与第六异或门(26)的输出端连接，第六异或门(26)的输入端分别接收相位控制信号Q1和相位控制信号Q5，第八D触发器(27)的Q端输出相位加权信号P1xorP5，第八D触发器(27)的/Q端输出相位加权信号P1xnorP5；第九D触发器(29)的D端与第七异或门(28)的输出端连接，第七异或门(28)的输入端分别接收相位控制信号Q0和相位控制信号Q5，第九D触发器(29)的Q端输出相位加权信号P0xorP5，第九D触发器(29)的/Q端输出相位加权信号P0xnorP5。3.根据权利要求2所述的用于CDR的二进制码相位插值电路，其特征是：所述相位选择电路(11)包括第一相位选择器(30)、第二相位选择器(31)、第三相位选择器(32)以及第四相位选择器(33)；第一相位选择器(30)同时接收输入时钟±sin(ωt+45)、±sin(ωt+135)...

【专利技术属性】
技术研发人员：赵玉月，杨煜，沈广振，
申请(专利权)人：无锡中微亿芯有限公司，
类型：发明
国别省市：江苏,32