一种适合于三模冗余抗SET加固技术的高速环形振荡器制造技术

本发明专利技术公开了一种适合于三模冗余抗SET加固技术的高速环形振荡器，基于电容耦合相位同步模冗余技术的SET加固差分压控振荡器由三个延迟环(即第一延迟环，第二延迟环和第三延迟环)、三个耦合电容(即第一耦合电容C1，第二耦合电容C2和第三耦合电容C3)和一个表决电容(第一表决电路)组成。其中，第一延迟环中、第二延迟环和第三延迟环组成第三环路，通过耦合电容C1、C2和C3来实现三个环路的相位同步，三个环路的输入完全一样，三个环路中延迟环的控制电压端Vcont均与控制电压相连。本发明专利技术提出一种适抗SET能力强且提高VCO振荡频率的高速环形振荡器。

【技术实现步骤摘要】
一种适合于三模冗余抗SET加固技术的高速环形振荡器
本专利技术涉抗辐射集成电路领域，更具体的是，涉及到一种基于三模冗余技术的抗单粒子瞬变(Single-EventTransient，SET)加固的高速环形压控振荡器(Voltage-Controlled-Oscillator，VCO)。
技术介绍
工作在辐射环境中的芯片，受到高能粒子轰击会在芯片电路的结点电离出的“电子-空穴”，从而使得节点电压或电流产生瞬时性波动，导致电路产生错误的输出，产生SET效应。研究表明集成电路易于受到SET的影响而导致各种失效。环形VCO主要用于倍频、频率综合和时钟产生等电路。处于时钟系统稳定工作状态下的VCO受到高能粒子轰击时，可能导致其输出产生相位和频率偏差，甚至振荡中止。与本专利技术相关联的技术记载于以下的文献中：中国专利CN101958713B，《一种基于三模冗余技术的SET加固差分压控振荡器》提出三模冗余VCO抗SET加固技术。图1为基于常规差分VCO直接采用三模冗余技术实现的VCO结构，它由第一差分VCO，第二差分VCO，第三差分VCO和第一表决电路组成。其中，控制电压连接第一差分VCO、第二差分VCO和第三差分VCO的控制电压输入端Vcont，第一差分VCO的输出OUT连接第一表决电路的输入端A，第二差分VCO的输出OUT连接第一表决电路的输入端B，第三差分VCO的输出OUT连接第一表决电路的输入端C，第一表决电路的输出Z作为整体电路的输出。图2所示为该专利技术技术由第一延迟环，第二延迟环，第三延迟环，第一表决电路和第二表决电路组成。其中第一延迟环和第一表决电路、第二表决电路组成第一环路，第二延迟环和第一表决电路、第二表决电路组成第二环路，第三延迟环和第一表决电路、第二表决电路组成第三环路。三个环路的输入完全一样，三个环路中延迟环的控制电压端Vcont均与控制电压相连，第一延迟环、第二延迟环、第三延迟环的差分输入IN+均与第二表决电路的输出Z2相连，第一延迟环、第二延迟环、第三延迟环的差分输入IN-均与第一表决电路的输出Z1相连，第一延迟环的差分输出OUT1+连接第一表决电路的输入A1，第二延迟环的差分输出OUT2+连接第一表决电路的输入B1，第三延迟环的差分输出OUT3+连接第一表决电路的输入C1，第一延迟环的差分输出OUT1-连接第二表决电路的输入A2，第二延迟环的差分输出OUT2-连接第二表决电路的输入B2，第三延迟环的差分输出OUT3-连接第二表决电路的输入C2，从而组成基于三模冗余技术的差分VCO结构。对于直接采用三模冗余技术实现的VCO结构来说，三个差分VCO环路的公共端仅为控制电压Vcont，只能确保三个差分VCO环路的振荡频率相同，而无法控制环路相位，因此三个环路产生的时钟相位是随机的，导致表决电路无法输出正确的时钟。对于将表决电路引入延迟环中三模冗余技术，表决器有别于延迟单元的结构，增加环形振荡器的延时，导致VCO的振荡频率受限。因此，如何提高抗SET能力的高速VCO设计是最具难度和挑战性的问题。
技术实现思路
本专利技术提出一种适抗SET能力强且提高VCO振荡频率的高速环形振荡器。本专利技术的技术方案是这样实现的：一种适合于三模冗余抗SET加固技术的高速环形振荡器，包括第一延迟环、第二延迟环和第三延迟环构成的三个环路，三个环路通过耦合电容C1、C2和C3来实现相位同步；三个环路的输入相同，三个环路中每一延迟环的控制电压端Vcont均与控制电压相连；还包括第一表决电路；其中，第一延迟环中的延迟单元1输出端CO11分别连接相位耦合电容C1的一端及第一延迟环中的延迟单元2的输入端；第一延迟环中的延迟单元2的输出端CO12连接第一延迟环中的延迟单元3的输入端；第一延迟环中的延迟单元3的输出端CO13分别连接相位耦合电容C3的一端及第一延迟环中的延迟单元1的输入端，第一延迟环中的延迟单元3的输出端CO13还连接第一表决电路的输入端A；第二延迟环中的延迟单元1的输出端CO21连接相位耦合电容C1的另一端及第二延迟环中的延迟单元2的输入端，第二延迟环中的延迟单元2的输出端CO22分别连接相位耦合电容C2的一端及第二延迟环中的延迟单元3的输入端，第二延迟环中的延迟单元3的输出端CO23连接第二延迟环中的延迟单元1输入端及第一表决电路的输入端B；第三延迟环中的延迟单元1输出端CO31连接第三延迟环中的延迟单元2的输入端，第三延迟环中的延迟单元2的输出端CO32分别连接相位耦合电容C2的另一端及第三延迟环中的延迟单元3的输入端；第三延迟环中的延迟单元3的输出端CO33连接相位耦合电容C3的另一端，及第三延迟环中的延迟单元1输入端，第三延迟环中的延迟单元3的输出端CO33还连接第一表决电路的输入端C；第一表决电路的输出端O连接VCO的输出。本专利技术提出的一种适合于三模冗余抗SET加固技术的高速环形振荡器，采用电容耦合相位同步技术，第一延迟环和第二延迟环通过耦合电容C1实现相位同步，第二延迟环和第三延迟环通过耦合电容C2实现相位同步，第三延迟环和第一延迟环通过耦合电容C3实现相位同步，从而实现三个环路的相位同步，三个环路的输出连接表决电路的输入端，通过二选一的方式表决正确的VCO输出信号。采用本专利技术可以达到以下技术效果：1.采用耦合电容有效地同步了三个VCO环路的相位，从而减少了因表决电路引入的环路延时，提高抗辐射VCO的振荡频率。2.实现了三模冗余VCO结构，有效降低了VCO对SET的敏感程度。当某个VCO环路受到单粒子轰击时，该VCO延迟单元的输出信号将产生相位偏差，而其他两个VCO环路的延迟单元的输出信号正常且相位一致，表决电路通过选择三个VCO环路中两个相同的延迟单元的输出信号而获得正确的时钟信号，从而达到屏蔽错误时钟信号的目标，使得VCO对SET的敏感程度大大降低。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为现有技术中直接采用三模冗余技术实现的VCO电路。图2为现有技术中在延迟环中引入表决电路用三模冗余技术实现的VCO电路。图3为本专利技术一种适合于三模冗余抗SET加固技术的高速环形振荡器的电路。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参见图3，一种适合于三模冗余抗SET加固技术的高速环形振荡器，包括第一延迟环、第二延迟环和第三延迟环构成的三个环路，三个环路通过耦合电容C1、C2和C3来实现相位同步；三个环路的输入相同，三个环路中每一延迟环的控制电压端Vcont均与控制电压相连；还包括第一表决电路；其中，第一延迟环中的延迟单元1输出端CO11分别连接相位耦合电容C1的一端及第一延迟环中的延迟单元2的输入端；第一延迟环中的延迟单元2的输出端CO12连接第一延迟环中的延迟本文档来自技高网...

【技术保护点】
一种适合于三模冗余抗SET加固技术的高速环形振荡器，其特征在于，包括第一延迟环、第二延迟环和第三延迟环构成的三个环路，三个环路通过耦合电容C1、C2和C3来实现相位同步；三个环路的输入相同，三个环路中每一延迟环的控制电压端Vcont均与控制电压相连；还包括第一表决电路；其中，第一延迟环中的延迟单元1输出端CO11分别连接相位耦合电容C1的一端及第一延迟环中的延迟单元2的输入端；第一延迟环中的延迟单元2的输出端CO12连接第一延迟环中的延迟单元3的输入端；第一延迟环中的延迟单元3的输出端CO13分别连接相位耦合电容C3的一端及第一延迟环中的延迟单元1的输入端，第一延迟环中的延迟单元3的输出端CO13还连接第一表决电路的输入端A；第二延迟环中的延迟单元1的输出端CO21连接相位耦合电容C1的另一端及第二延迟环中的延迟单元2的输入端，第二延迟环中的延迟单元2的输出端CO22分别连接相位耦合电容C2的一端及第二延迟环中的延迟单元3的输入端，第二延迟环中的延迟单元3的输出端CO23连接第二延迟环中的延迟单元1输入端及第一表决电路的输入端B；第三延迟环中的延迟单元1输出端CO31连接第三延迟环中的延迟单元2的输入端，第三延迟环中的延迟单元2的输出端CO32分别连接相位耦合电容C2的另一端及第三延迟环中的延迟单元3的输入端；第三延迟环中的延迟单元3的输出端CO33连接相位耦合电容C3的另一端，及第三延迟环中的延迟单元1输入端，第三延迟环中的延迟单元3的输出端CO33还连接第一表决电路的输入端C；第一表决电路的输出端O连接VCO的输出。...

【技术特征摘要】
1.一种适合于三模冗余抗SET加固技术的高速环形振荡器，其特征在于，包括第一延迟环、第二延迟环和第三延迟环构成的三个环路，三个环路通过耦合电容C1、C2和C3来实现相位同步；三个环路的输入相同，三个环路中每一延迟环的控制电压端Vcont均与控制电压相连；还包括第一表决电路；其中，第一延迟环中的延迟单元1输出端CO11分别连接相位耦合电容C1的一端及第一延迟环中的延迟单元2的输入端；第一延迟环中的延迟单元2的输出端CO12连接第一延迟环中的延迟单元3的输入端；第一延迟环中的延迟单元3的输出端CO13分别连接相位耦合电容C3的一端及第一延迟环中的延迟单元1的输入端，第一延迟环中的延迟单元3的输出端CO13还连接第一表决电路的输入端A；第二延迟环中的延迟单元1的输出端C...

【专利技术属性】
技术研发人员：段志奎，陈建文，王兴波，谭海曙，朱珍，
申请(专利权)人：佛山科学技术学院，
类型：发明
国别省市：广东,44