一种可扩展串行总线系统及其通讯方法技术方案

一种新型的SPI总线系统，其包括：一个主控制器、至少一个节点选择逻辑模块、至少一个从设备和包含5根线缆的串行总线(时钟线CLK、下行数据线MOSI、上行数据线MISO、片选控制线CS、地址选择线CSA)。所述的主控制器通过接口连接在5根线缆的一端，所述的节点选择逻辑模块采用T型方式接入CS线、CAS线、CLK线、MOSI线，所述的从设备采用T型方式接入CLK线、MISO线缆，与主控制器相连的MOSI线采用菊花链拓扑连接方式，MOSI线经过本级节点选择逻辑模块连接到下一级节点选择逻辑模块和本级从设备，所述的从设备通过CS线连接到本级的节点选择逻辑模块，所述的从设备采用T型方式接入到本级节点选择逻辑模块和下级节点选择逻辑模块之间的MISO线缆。

【技术实现步骤摘要】
一种可扩展串行总线系统及其通讯方法
本专利技术涉及一种串行总线系统，尤其是涉及串行外设接口SPI总线电路系统，适用于单片机系统中非中断设备总线控制，属于电子电路

技术介绍
在一般单片机系统中，主处理器需要实现数据计算、信号采集、数据存储等功能，但是在多数系统中，单片机的片内资源并不能满足系统需求，需要进行一定程度的扩展，例如需要连接RAM(随机存取存储器)、EEPROM(带电可擦可编程只读存储器)、FlashROM(快速擦写只读编程器)、A/D转换器(模数转换器)、D/A转换器(数模转换器)等、LED/LED显示驱动器、I/O接口芯片、实时时钟、UART收发器等进行扩展。通常情况下，外部模块采用总线方式进行模块扩展，总线分为串行总线和并行总线两大类，串行总线相对于并行总线来说，数据带宽较低，但是优点在于总线线缆数量较少，易于设计。目前串行总线系统已经被大量应用于各种数据存储、数据采集和运动控制等领域。其中，SPI(串行外设接口)总线被广泛应用于板级设备通讯设计。目前，各半导体公司推出了大量的带有SPI接口的具有各种功能的芯片，为用户的外围扩展提供了极其灵活且经济的选择。在单本文档来自技高网...

【技术保护点】
一种新型的SPI总线系统，其包括：一个主控制器、至少一个节点选择逻辑模块、至少一个从设备和包含5根线缆的串行总线(时钟线CLK、下行数据线MOSI、上行数据线MISO、片选控制线CS、地址选择线CSA)。所述的主控制器通过接口连接在5根线缆的一端，所述的节点选择逻辑模块采用T型方式接入CS线、CSA线、CLK线、MOSI线，所述的从设备采用T型方式接入CLK线、MISO线缆，与主控制器相连的MOSI线采用菊花链拓扑连接方式，MOSI线经过本级节点选择逻辑模块连接到下一级节点选择逻辑模块和本级从设备，所述的从设备通过CS线连接到本级的节点选择逻辑模块，所述的从设备采用T型方式接入到本级节点选择逻...

【技术特征摘要】
1.一种新型的SPI总线系统，其包括：一个主控制器、至少一个节点选择逻辑模块、至少一个从设备和包含5根线缆的串行总线(时钟线CLK、下行数据线MOSI、上行数据线MISO、片选控制线CS、地址选择线CSA)。所述的主控制器通过接口连接在5根线缆的一端，所述的节点选择逻辑模块采用T型方式接入CS线、CSA线、CLK线、MOSI线，所述的从设备采用T型方式接入CLK线、MISO线缆，与主控制器相连的MOSI线采用菊花链拓扑连接方式，MOSI线经过本级节点选择逻辑模块连接到下一级节点选择逻辑模块和本级从设备，所述的从设备通过CS线连接到本级的节点选择逻辑模块，所述的从设备采用T型方式接入到本级节点选择逻辑模块和下级节点选择逻辑模块之间的MISO线缆。2.如权利要求1所述的SPI总线系统，其特征在于：所述的主控制器包含SPI模块，所述的主处理器SPI模块中包括时钟发生器、发送寄存器、移位寄存器、接收寄存器、主模式控制器、IO口控制器、接口(MOSI、MISO、CLK、CS、CSA)。接收寄存器与发送寄存器连接主处理器内部的系统总线，时钟发生器连接CLK线输出总线时钟信号，MOSI线连接至移位寄存器位输出端，MISO线连接到移位寄存的位输入端，CS线连接至主模式控制器，CSA线连接至IO口控制器。当主处理器需要发送数据时，首先将总线上的数据复制到发送寄存器，发送寄存器将其中的数据复制到移位寄存器，时钟发生器控制移位寄存器将高位的数据位移至MOSI信号线，同时MOSI线上信号输入到移位寄存器的低位，时钟发生器同时将时钟信号传递到CLK口上，当移位寄存器满后数据复制到接受寄存器，使主处理器通过系统总线访问，主模式控制器控制CS管脚的输出。3.如权利要求2所述的SPI总线系统，其特征在于：所述的主控制器的接口包含但不限定于时钟数据端口PCLK、下行数据输出端口PMOSI_OUT、上行数据输入端口PMISO_IN、片选控制线输出端口PCS_OUT、地址控制线端口PCSA。其中，时钟数据端口PCLK连接CLK线缆，下行数据输出端口PMOSI_OUT连接MOSI线缆，上行数据输入端口PMISO_IN连接MISO线缆，片选控制线输出端口PCS_OUT连接CS线缆，地址控制线端口PCSA连接CSA线缆。4.如权利要求2所述的SPI总线系统，其特征在于：所述的主控制器的接口包括至少一个标准SPI接口和至少一个I/O端口，所述的标准SPI接口用来连接CS线缆、CLK线缆、MISO线缆、MOSI线缆，所述的I/O端口用来连接CSA线缆。5.如权利要求2所述的SPI总线系统，其特征在于：所述的主控制器的接口包括至少一个非标准SPI接口和至少两个I/O端口，所述的非标准SPI接口用来连接CLK线缆、MISO线缆、MOSI线缆，所述的I/O端口用来连接CS线缆和CSA线缆。6.如权利要求2所述的SPI总线系统，其特征在于：所述的主控制器的接口包括至少5个I/O端口，所述的I/O端口用来连接CS线缆、CLK线缆、MISO线缆、MOSI线缆、CSA线缆。7.如权利要求1所述的SPI总线系统，其特征在于：所述的每个节点选择逻包括触发器单元、判决单元、通道选择单元、接口(MOSI、MISO、CLK、CS)。如上所述的节点选择逻辑模块在MOSI线上连接的顺序决定了节点选择逻辑模块访问的地址，离主控制器最近的模块地址为1，下一级为2，以此类推，第n个节点选择逻辑模块地址为n。8.如权利要求7所述的SPI总线系统，其特征在于：所述的触发器单元包含两位发送寄存器、两位移位寄存器、两位接收寄存器,其中两位移位寄存器中的高位数据用于输出给下一个级别的节点选择逻辑模块的触发器单元，低位数据用于在同一个时钟周期向前进位升为高位数据。两位接受寄存器与两位发送寄存器连接处理器内部的系统总线，CLK线连接到移位寄存器移位控制信号，MOSI线连接至移位寄存器位输入端，MISO连接到移位寄存器的为输出端，CS连接至判决单元，与CSA经过或门接入触发器单元复位信号。9.如权利要求7所述的SPI总线系统，其特征在于：所述的通道选择单元...

【专利技术属性】
技术研发人员：董斌，马娜，李涛，黄东波，汪艺，李超，
申请(专利权)人：上海云统信息科技有限公司，
类型：发明
国别省市：上海,31