用于耦接源同步接口的控制设备和方法技术

本申请涉及一种用于耦接源同步接口的控制设备和方法，所述源同步接口具有数据总线和源时钟。在一个例子中，控制设备(104)包括数据路径(322)、时钟路径(324)、多路复用电路(315)和校准单元(302)。数据路径包括数据延时单元(310)，其被耦接到采样电路(319)的数据输入。时钟路径包括时钟延时单元(312)，其被耦接到采样电路的时钟输入。多路复用电路选择地将参考时钟或数据总线耦接到数据延时单元的输入，以及选择地将参考时钟或源时钟耦接到时钟延时单元的输入。校准单元被耦接到采样电路的数据输出。校准单元用来根据采样电路的数据输出调节数据延时单元和时钟延时单元的延时值，以确定和保持数据路径与时钟路径之间的相对延时(图3)。

【技术实现步骤摘要】
【国外来华专利技术】从源同步接口接收的控制设备中的校准
本公开内容的例子总体涉及电子电路，更具体地，涉及在从源同步接口进行接收的控制设备中的校准。
技术介绍
同步动态随机存取存储器(SDRAM)(诸如双倍数据速率(DDR)SDRAM存储器)由于它们的性能和密度而受到欢迎。为了减少存储器芯片的面积，控制这些器件的大量重任就落到了存储器控制设备上。这些存储器控制设备可以存在于微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)器件等等上，或者替换地，可以存在于仅仅专用于控制SDRAM存储器的器件上。SDRAM存储器包括与数据总线并联的、提供源时钟的源同步接口。当从源同步接口进行接收时，在数据总线上的偏移和在源时钟与数据总线之间的偏移对于稳定的数据获取提出挑战。这样的偏移会减小用于源时钟对采样数据总线的数据眼的有效的尺寸。补偿偏移的一种技术涉及试图在控制设备的实施期间内匹配数据和时钟路径的延时。然而，这样的技术受到片上变化(on-chipvariation,OCV)的影响，无论采用何种设计，这都会造成数据和时钟路径的延时的变化。而且，这样的技术受限于特定的电压和温度(VT)点。由于在设备工作期间VT点的变化，因此无论采用何种设计，数据和时钟路径的延时都会发生变化。
技术实现思路
本公开描述了用于从源同步接口接收的控制设备中的校准的技术。在一个例子中，提供了用于从具有数据总线和源时钟的源同步接口接收的控制设备。所述控制设备包括数据路径、时钟路径、多路复用电路和校准单元。数据路径包括数据延时单元，其被耦接到采样电路的数据输入。时钟路径包括时钟延时单元，其被耦接到采样电路的时钟输入。多路复用电路用来选择地将参考时钟或数据总线耦接到数据延时单元的输入，并且选择地将参考时钟或源时钟耦接到时钟延时单元的输入。校准单元被耦接到采样电路的数据输出。校准单元可操作为根据采样电路的数据输出调节数据延时单元和时钟延时单元的延时值，以确定和保持数据路径与时钟路径之间的相对延时。可选地，校准单元可操作为控制多路复用电路，以在第一模式下将参考时钟耦接到数据延时单元和时钟延时单元的输入，以及在第二模式下将数据总线耦接到数据延时单元的输入并将源时钟耦接到时钟延时单元的输入。可选地，在第一模式下，校准单元调节数据延时单元和时钟延时单元的延时值，以对准数据路径和时钟路径上的信号，以及将时钟延时单元的输出移位90度。可选地，在第一模式下，校准单元调节数据延时单元和时钟延时单元的延时值，以对准数据路径和时钟路径上的信号，以及在第二模式下，校准单元调节数据延时单元和时钟延时单元的延时值，以使得源时钟处在数据总线的数据眼的中心。可选地，数据总线可包括多个数据信号，以及数据延时单元包括与多个数据信号分别相关联的多个数字延时线。可选地，在第一模式时，校准单元调节多个数字延时线的抽头值，以对准多个数据信号。可选地，控制设备还可以包括主延时单元，其具有被耦接为接收参考时钟的输入，和被耦接为按照主延时单元的输出对参考时钟进行采样的触发器。校准单元可以被耦接到触发器的数据输出，并且校准单元可操作为对准主延时单元的输出与参考时钟，确定主延时单元的输出与参考时钟之间的主相对延时，以及调节主延时单元的延时值以保持主相对延时。可选地，校准单元可操作为通过调节数据延时单元和时钟延时单元的延时值来保持主延时单元的延时值相对于数据延时单元和时钟延时单元的延时值的比值，从而保持在数据路径与时钟路径之间的相对延时。可选地，控制设备还可以包括固定延时电路，其具有被耦接为接收参考时钟的输入和被耦接到触发器的数据输入的输出。可选地，源同步接口包括同步动态随机存取存储器(SDRAM)接口，并且其中控制设备被布置在被耦接到具有SDRAM接口的SDRAM系统的集成电路(IC)中。在另一个例子中，系统包括被耦接到存储器控制设备的同步动态随机存取存储器(SDRAM)系统。SDRAM系统包括数据总线和源时钟。存储器控制设备包括采样电路、数据延时单元、时钟延时单元、多路复用电路和校准单元。数据延时单元被耦接到采样电路的数据输入。时钟延时单元被耦接到采样电路的时钟输入。多路复用电路可操作为选择地将参考时钟或数据总线耦接到数据延时单元的输入，和选择地将参考时钟或源时钟耦接到时钟延时单元的输入。校准单元被耦接到采样电路的数据输出。校准单元可操作为根据采样电路的数据输出调节数据延时单元和时钟延时单元的延时值，以便确定和保持在数据延时单元和时钟延时单元的输出之间的相对延时。可选地，校准单元可操作为控制多路复用电路，在第一模式下将参考时钟耦接到数据延时单元和时钟延时单元的输入，以及在第一模式下，调节数据延时单元和时钟延时单元的延时值以对准数据延时单元和时钟延时单元的输出并且将时钟延时单元的输出移位90度。可选地，校准单元可操作为控制多路复用电路，在第一模式下将参考时钟耦接到数据延时单元和时钟延时单元的输入，以及在第一模式下调节数据延时单元和时钟延时单元的延时值以用于信号对准。校准单元还可操作为控制多路复用电路，在第二模式下将数据总线耦接到数据延时单元的输入和将源时钟耦接到时钟延时单元的输入，以及在第二模式下，调节数据延时单元和时钟延时单元的延时值以使得源时钟处在数据总线的数据眼的中心。可选地，数据总线还可以包括多个数据信号，其中数据延时单元包括与多个数据信号分别相关联的多个数字延时线。而在第一模式时，校准单元可以用来调节多个数字延时线的抽头值，以便对准多个数据信号。可选地，存储器控制设备还可以包括主延时单元，其具有被耦接为接收参考时钟的输入和被耦接为根据主延时单元的输出对参考时钟进行采样的触发器。校准单元可被耦接到触发器的数据输出，以及校准单元可操作为：对准主延时单元的输出与参考时钟；确定主延时单元的输出与参考时钟之间的主相对延时和调节主延时单元的延时值，以保持主相对延时；以及通过调节数据延时单元和时钟延时单元的延时值来保持主延时单元的延时值相对于数据延时单元和时钟延时单元的延时值的比值，从而保持在数据路径与时钟路径之间的相对延时。在另一个例子中，用于从具有数据总线和源时钟的源同步接口接收的方法包括：将参考时钟耦接到数据路径和时钟路径，数据路径包括被耦接到采样电路的数据输入的数据延时单元，时钟路径包括被耦接到采样电路的时钟输入的时钟延时单元；控制数据延时单元和时钟延时单元，以确定在数据路径与时钟路径之间的相对延时；将数据总线耦接到数据路径并将源时钟耦接到时钟路径；以及控制数据延时单元和时钟延时单元，以保持在数据路径与时钟路径之间的相对延时。可选地，所述控制数据延时单元和时钟延时单元以确定在数据路径与时钟路径之间的相对延时，可以包括调节数据延时单元和时钟延时单元的延时值，以便对准数据路径和时钟路径上的信号以及使得时钟延时单元的输出移位90度。可选地，所述控制数据延时单元和时钟延时单元以确定在数据路径与时钟路径之间的相对延时，可以包括调节数据延时单元和时钟延时单元的延时值以便对准数据路径和时钟路径上的信号，将数据总线耦接到数据路径并将源时钟耦接到时钟路径，以及调节数据延时单元和时钟延时单元的延时值，以使得源时钟处在数据总线的数据眼的中心。可选地，该方法还可以包括将参考时钟耦接到主延时单元，对准主延时单元的输出和参本文档来自技高网...

【技术保护点】
一种控制设备，用于从具有数据总线和源时钟的源同步接口接收，其特征在于，所述控制设备包括：数据路径，包括数据延时单元，所述数据延时单元被耦接到采样电路的数据输入；时钟路径，包括时钟延时单元，所述数据延时单元被耦接到所述采样电路的时钟输入；多路复用电路，可操作为选择地耦接参考时钟或所述数据总线到所述数据延时单元的输入，以及选择地耦接参考时钟或所述源时钟到所述时钟延时单元的输入；以及校准单元，其被耦接到所述采样电路的数据输出，所述校准单元可操作为根据所述采样电路的数据输出，调节所述数据延时单元和所述时钟延时单元的延时值，以确定和保持所述数据路径与所述时钟路径之间的相对延时。

【技术特征摘要】
【国外来华专利技术】2014.11.06 US 14/534,4871.一种控制设备，用于从具有数据总线和源时钟的源同步接口接收，其特征在于，所述控制设备包括：数据路径，包括数据延时单元，所述数据延时单元被耦接到采样电路的数据输入；时钟路径，包括时钟延时单元，所述数据延时单元被耦接到所述采样电路的时钟输入；多路复用电路，可操作为选择地耦接参考时钟或所述数据总线到所述数据延时单元的输入，以及选择地耦接参考时钟或所述源时钟到所述时钟延时单元的输入；以及校准单元，其被耦接到所述采样电路的数据输出，所述校准单元可操作为根据所述采样电路的数据输出，调节所述数据延时单元和所述时钟延时单元的延时值，以确定和保持所述数据路径与所述时钟路径之间的相对延时。2.根据权利要求1所述的控制设备，其特征在于，所述校准单元可操作为控制所述多路复用电路，以在第一模式下将所述参考时钟耦接到所述数据延时单元和所述时钟延时单元这两者的输入，以及在第二模式下将所述数据总线耦接到所述数据延时单元的输入并将所述源时钟耦接到所述时钟延时单元的输入。3.根据权利要求2所述的控制设备，其特征在于，在所述第一模式下，所述校准单元调节所述数据延时单元和所述时钟延时单元的延时值，以对准所述数据路径和所述时钟路径上的信号，并且将所述时钟延时单元的输出移位90度。4.根据权利要求2或权利要求3所述的控制设备，其特征在于，在所述第一模式下，所述校准单元调节所述数据延时单元和所述时钟延时单元的延时值，以对准所述数据路径和所述时钟路径上的信号，以及在所述第二模式下，所述校准单元调节所述数据延时单元和所述时钟延时单元的延时值，以使得所述源时钟处在所述数据总线的数据眼的中心。5.根据权利要求2-4中任一项所述的控制设备，其特征在于，所述数据总线包括多个数据信号，以及所述数据延时单元包括与所述多个数据信号分别相关联的多个数字延时线。6.根据权利要求5所述的控制设备，其特征在于，在所述第一模式下，所述校准单元调节所述多个数字延时线的抽头值，以对准所述多个数据信号。7.根据权利要求1-6中任一项所述的控制设备，其特征在于，所述控制设备还包括：主延时单元，其具有被耦接为接收所述参考时钟的输入；和触发器，其被耦接为按照所述主延时单元的输出对所述参考时钟进行采样；其中，所述校准单元被耦接到所述触发器的数据输出，以及所述校准单元可操作为对准所述主延时单元的输出与所述参考时钟，确定在所述主延时单元的输出与所述参考时钟之间的主相对延时，以及调节所述主延时单元的延时值，以保持所述主相对延时。8.根据权利要求7所述的控制设备，其特征在于，所述校准单元可操作为通过调节所述数据延时单元和所述时钟延时单元的延时值来保持所述主延时单元的延时值相对于所述数据延时单元和所述时钟延时单元的延时值的...

【专利技术属性】
技术研发人员：T·J·麦基，张晓谦，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：美国,US