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本申请涉及一种用于耦接源同步接口的控制设备和方法，所述源同步接口具有数据总线和源时钟。在一个例子中，控制设备(104)包括数据路径(322)、时钟路径(324)、多路复用电路(315)和校准单元(302)。数据路径包括数据延时单元(310)...
该专利属于赛灵思公司所有，仅供学习研究参考，未经过赛灵思公司授权不得商用。

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