基于IP核资源复用的多核SOC测试封装结构及测试方法技术

本发明专利技术提供了一种基于IP核资源复用的多核SOC测试封装结构及测试方法，其解决了多供电电压下重复测试负担大、测试时间长和测试费用高的技术问题。包括至少一个IP核，相同电压域内、分享相同测试资源的IP核划分至同一个IP核组，并以IP核组为单位通过测试总线连接在测试存储机制上，每个IP核都采用IPCRM测试封装结构；还设有封装扫描链的反馈通路、多路选择器、2路选择器、基本响应通路、测试存储通路和互连测试通路，且基本响应通路、测试存储通路和互连测试通路都设有旁路寄存器组。本发明专利技术广泛应用于多核系统芯片SOC测试技术领域。

【技术实现步骤摘要】
基于IP核资源复用的多核SOC测试封装结构及测试方法
本专利技术涉及多核系统芯片SOC测试
，特别是涉及一种基于IP核资源复用的多核SOC测试封装结构及测试方法。
技术介绍
多核系统芯片SOC已经广泛应用在嵌入式系统，以及便携式设备中，它大大提高工作性能，但是却带来了严重的功耗问题。为了减少芯片的动态功耗，动态电压-频率调整技术(Dynamicvoltagefrequencyscaling，DVFS)已经成为一种有效并广泛应用的技术，通过系统的当前任务量调整供电电压以及时钟频率，进而降低系统的动态功耗，同时不影响系统的工作性能。针对更为复杂的SOC来说，DVFS技术常与多电压域技术(Multiplevoltageisland,MVI)协同使用来进一步优化功耗问题。根据工作性能，将所有的IP核划分至几个独立供电的电压域，同时每个电压域内配合DVFS技术以达到进一步减少功耗的目的。DVFS和MVI技术有效的解决复杂系统芯片动态功耗的问题，但却给测试带来了很大的挑战，大大影响了产品上市时间，主要体现在：为了保证多核SOC的无故障操作，必须在多个电压-频率水平下实施重复测试，严重影响了测试时间及成本；同时，不同供电电压下测试时，低供电电压降低了扫描链所允许的最大扫描频率，进一步增加了测试时间及成本；为了保证供电电压切换期间的无故障操作，额外的状态维持测试又增加了相应的测试时间及成本。因此，基于DVFS以及MVI的多核SOC测试问题将逐渐成为制约多核SOC发展的瓶颈，必须采取有效的措施。为了解决以上问题，文献1(KavousianosX,ChakrabartyK,JainA,etal.TestscheduleoptimizationformulticoreSoCs:handlingdynamicvoltagescalingandmultiplevoltageislands[J].IEEETransactionsonComputer-AidedDesignofIntegratedCircuitsandSystems,2012,31(11):1754-1766.)在IEEE1500测试封装基础上，提出基于整数线性规划(ILP)的测试调度算法、启发式算法以及贪婪策略算法，来提高IP核不同测试任务之间的并行性，进而缩短测试时间、降低测试成本。该方法提出较早，仍然采用普通SOC的测试封装结构，从测试调度角度来优化并行的测试任务，进而缩短测试时间及成本，但其并未真正解决多供电电压下重复测试、多时钟频率以及额外的状态维持测试等问题。随后，文献2(VartziotisF,KavousianosX,ChakrabartyK,etal.Time-DivisionMultiplexingforTestingDVFS-BasedSoCs[J].IEEETransactionsonComputer-AidedDesignofIntegratedCircuitsandSystems,2015,34(4):668-681.)考虑到不同提供电压下，扫描链所能容忍的最大扫描频率是不同的，提出一种总线时分复用的测试策略及测试调度方法，其主要思想是不同低频IP核的测试数据分时复用高频的ATE测试通道，进而实现待测IP核测试数据进行高频传输，以达到提高ATE资源使用效率的目的。文献3(VartziotisF,KavousianosX,ChakrabartyK,etal.Multi-sitetestoptimizationformulti-VddSoCsusingspace-andtime-divisionmultiplexing[C]//2014Design,Automation&TestinEuropeConference&Exhibition(DATE).IEEE,2014:1-6.)结合TDM较大的频率匹配的优势，考虑到ATE测试通道与待测IP核封装宽度不匹配问题，为了进一步提高ATE资源的使用效率，提出一种总线空间复用策略(SDM)，其主要思想是当测试总线TAM与测试封装宽度不匹配时，在两者间插入一个宽度匹配接口，进而实现一个窄的(宽的)测试总线能够有效的为宽的(窄的)封装IP核提供服务。该SDM方法有效的提高了TDM的并行测试效率，缩短了测试时间及成本。以上文献中提出的方法均有效缩短了测试时间，并解决了多测试频率的问题。但考虑到基于DVFS多核SOC增加的测试时间主要来自于多电压水平下的重复测试，针对这个问题，目前并没有相关的方法给予解决。
技术实现思路
本专利技术针对现有多核SOC在多供电电压下重复测试负担大、测试时间长和测试费用高的技术问题，提供一种负担小、测试时间短和测试费用低的基于IP核资源复用的多核SOC测试封装结构。为此，本专利技术包括至少一个IP核，相同电压域内、分享相同测试资源的IP核划分至同一个IP核组，并以IP核组为单位通过测试总线连接在测试存储机制上，每个IP核都采用IPCRM测试封装结构；还设有封装扫描链的反馈通路、多路选择器、2路选择器、基本响应通路、测试存储通路和互连测试通路，且基本响应通路、测试存储通路和互连测试通路都设有旁路寄存器组；反馈通路协作测试源核为待测试核的多个供电电压的测试重复提供测试激励，而提供反馈通路；多路选择器用于实现IP核不同角色的切换；基本响应通路用于实现不同供电电压下测试响应的压缩；测试存储通路用于实现外部测试设备测试激励的施加以及被测IP核测试响应的捕获；互连测试通路用于实现测试源核与待测试核、待测试核与测试宿核的测试激励及测试响应的内部施加及捕获；旁路寄存器组用于旁路所在通路中的无关核；IP核组通过测试存储通路输入输出端口与测试存储机制进行连接，IP核通过“0”游程压缩电路、基本响应通路、测试存储通路和互连测试通路实现IP核组内的通路互连。本专利技术还提供一种基于IP核资源复用的多核SOC测试方法，包括如下步骤：首先，将嵌入在相同电压域内、分享相同测试资源的IP核划分至同一个IP核组，并以IP核组为单位连接在测试存储机制上；然后，每个IP核组内的IP核都采用IPCRM封装结构，封装后的IP核通过基本响应通路与“0”游程压缩电路、测试存储通路、互连测试通路实现IP核组内的通路互连；最后，各个IP核组通过对应的测试存储通路输入输出端口与外部的测试存储机制进行连接，进而实现IP核与外部测试设备数据施加及捕获。优选地，将低电压下的测试响应分别与最高电压下的测试响应进行异或处理，然后对得到异或序列采用“0”游程压缩方法进行压缩处理，进而降低响应测试宿核的存储资源。本专利技术的有益效果是，有效解决了基于DVFS的SOC不同供电电压下重复测试问题，减轻了多供电电压下重复测试的负担，进而缩短多核SOC的测试时间，降低测试费用。附图说明图1是基于IPCRM的测试封装结构示意图；图2是2×2MUX结构示意图；图3是测试源核的工作激活路径图；图4是待测试核工作激活路径图；图5是测试宿核存储测试响应激活路径图；图6是测试宿核将测试响应存储至ATE的激活路径图；图7是无关核激活路径图；图8是基于IPCRM策略TAM的基本结构示意图；图9是基于互测试环的IP核组的基本结构示意图；图10是基于DVFS本文档来自技高网...

【技术保护点】
一种基于IP核资源复用的多核SOC测试封装结构，包括至少一个IP核，相同电压域内、分享相同测试资源的所述IP核划分至同一个IP核组，并以所述IP核组为单位通过测试总线连接在测试存储机制上，每个所述IP核都采用IPCRM测试封装结构；其特征是，还设有封装扫描链的反馈通路、多路选择器、2路选择器、基本响应通路、测试存储通路和互连测试通路，且所述基本响应通路、测试存储通路和互连测试通路都设有旁路寄存器组；所述反馈通路协作测试源核为待测试核的多个供电电压的测试重复提供测试激励，而提供反馈通路；所述多路选择器用于实现IP核不同角色的切换；所述基本响应通路用于实现不同供电电压下测试响应的压缩；所述测试存储通路用于实现外部测试设备测试激励的施加以及被测IP核测试响应的捕获；所述互连测试通路用于实现测试源核与待测试核、待测试核与测试宿核的测试激励及测试响应的内部施加及捕获；所述旁路寄存器组用于旁路所在通路中的无关核；所述IP核组通过所述测试存储通路输入输出端口与所述测试存储机制进行连接，所述IP核通过“0”游程压缩电路、所述基本响应通路、测试存储通路和互连测试通路实现IP核组内的通路互连。

【技术特征摘要】
1.一种基于IP核资源复用的多核SOC测试封装结构，包括至少一个IP核，相同电压域内、分享相同测试资源的所述IP核划分至同一个IP核组，并以所述IP核组为单位通过测试总线连接在测试存储机制上，每个所述IP核都采用IPCRM测试封装结构；其特征是，还设有封装扫描链的反馈通路、多路选择器、2路选择器、基本响应通路、测试存储通路和互连测试通路，且所述基本响应通路、测试存储通路和互连测试通路都设有旁路寄存器组；所述反馈通路协作测试源核为待测试核的多个供电电压的测试重复提供测试激励，而提供反馈通路；所述多路选择器用于实现IP核不同角色的切换；所述基本响应通路用于实现不同供电电压下测试响应的压缩；所述测试存储通路用于实现外部测试设备测试激励的施加以及被测IP核测试响应的捕获；所述互连测试通路用于实现测试源核与待测试核、待测试核与测试宿核的测试激励及测试响应的内部施加及捕获；所述旁路寄存器组用于旁路所在通路中的无关核；所述IP核组通过所...

【专利技术属性】
技术研发人员：邓立宝，张保权，王莎，任涛，张莉莉，
申请(专利权)人：哈尔滨工业大学威海，
类型：发明
国别省市：山东,37