PIN单元器件及其制备方法和指纹识别传感器及其制备方法技术

本文公开了一种PIN单元器件及其制备方法和指纹识别传感器及其制备方法，本发明专利技术提供的PIN器件包括：下部电极、PI层、氧化物半导体层、上部电极，以及保护层。其中，氧化物半导体层可以为：如铟镓锌氧化物(IGZO)等。本发明专利技术的PIN单元器件中，采用氧化物半导体代替A‑Si作为N+层，由于氧化物半导体如IGZO带隙较宽，对可见光完全透明，因此，能让更多的可见光到达本征层，从而提高了PIN器件的光响应特性。

【技术实现步骤摘要】
PIN单元器件及其制备方法和指纹识别传感器及其制备方法
本专利技术涉及但不限于电子技术，尤指一种PIN单元器件及其制备方法和指纹识别传感器及其制备方法。
技术介绍
PIN光电探测器件是光学指纹识别以及X-Ray平板探测器的核心电子元器件，其光电特性直接制约着整个系统的性能。而其制备方法又制约了产品生产效率的高低。在PIN单元器件的制备过程中，n型重掺杂层即N+层采用非晶硅(A-Si)形成，由于A-Si带隙较窄，对可见光不能完全透明，不能让更多的可见光到达层，从而降低了PIN器件的光响应特性。
技术实现思路
本专利技术提供一种PIN单元器件及其制备方法和指纹识别传感器及其制备方法，能够提高PIN器件的光响应特性。为了达到本专利技术目的，本专利技术提供了一种PIN单元器件，包括：下部电极、p型重掺杂和本征层PI层、氧化物半导体层、上部电极，以及保护层；其中，氧化物半导体层为n型重掺杂层N+层。可选地，所述氧化物半导体为铟镓锌氧化物IGZO，所述IGZO为厚度为400埃的重掺杂N层；所述IGZO的电阻率小于或等于10000。可选地，所述IGZO与所述上部电极同时沉积同时刻蚀。本申请还提供了一种PIN单元器件的制备方法，包括：以溅射技术沉积出一层金属薄膜作为门电极，经过光刻湿法刻蚀后得到下部电极；以等离子体化学气象沉积PECVD技术沉积PI层；以溅射技术沉积出氧化物半导体层；以溅射沉积铟锡氧化物半导体透明导电膜ITO作为上部电极；以PECVD技术沉积出氮化硅作为保护层。可选地，所述氧化物半导体层为铟镓锌氧化物IGZO。可选地，还包括：将所述IGZO在PECVD中进行氢气等离子清洗处理，使所述IGZO形成为厚度为400埃的重掺杂N层；所述IGZO的电阻率小于或等于10000。可选地，所述IGZO与所述上部电极同时沉积同时刻蚀。本申请又提供了一种指纹识别传感器，包括上述任一项所述的PIN器件单元。本申请再提供了一种指纹识别传感器的制备方法，包括：以溅射技术连续沉积ITO、金属薄膜Mo并经过半色调掩膜工艺，湿法刻蚀得到所需图形，其中，Mo图形作为IGZO薄膜晶体管TFT门Gate图形，ITO图形作为PIN的下部电极；以等离子体化学气象沉积PECVD技术沉积出二氧化硅SiO2作为TFT的GI层，经过光刻，干法刻蚀得到所需的图形；以溅射技术沉积IGZO，经过光刻，湿法刻蚀工艺得到所需图形。一部分图形作为TFT有源Active层，另一部分图形作为PIN的N+层；以溅射技术沉积MoNb/Cu/MoNb作为SD，经过光刻，湿法刻蚀得到所需图形；以PECVD技术沉积SIO2作为TFT钝化层PVX，经过光刻，干法刻蚀得到所需图形；以PECVD技术沉积IP层；以溅射技术沉积Mo，经过光刻，湿法刻蚀后，得到所需的图形，一部分图形作为TFT遮光层，另一部分作为PIN的上部电极。可选地，所述沉积IP层之前还包括：对所述IGZO进行氢气等离子处理，使所述IGZO的电阻率小于或等于10000。与现有技术相比，本专利技术PIN单元器件，其特征在于，包括：下部电极、p型重掺杂和本征层、氧化物半导体层、上部电极，以及保护层；其中，氧化物半导体层为n型重掺杂层N+层。本专利技术的PIN单元器件中，采用氧化物半导体代替A-Si作为N+层，由于氧化物半导体如IGZO带隙较宽，对可见光完全透明，因此，能让更多的可见光到达层，从而提高了PIN器件的光响应特性。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本申请PIN单元器件实施例的结构示意图；图2为本申请PIN器件单元出现整流作用的波形示意图；图3为本申请PIN器件单元的信噪比测试示意；图4为本申请PIN器件单元应用在指纹识别传感器的实施例的结构示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。图1为本申请PIN单元器件实施例的结构示意图，如图1所示，本专利技术PIN器件包括：下部电极、p型重掺杂和本征层即PI层、氧化物半导体层、上部电极，以及保护层。其中，氧化物半导体可以为：如铟镓锌氧化物(IGZO，IndiumGalliumZincOxide)等。本专利技术的PIN单元器件中，采用氧化物半导体代替A-Si作为n型重掺杂层即N+层，由于氧化物半导体如IGZO带隙较宽，对可见光完全透明，因此，能让更多的可见光到达层，从而提高了PIN器件的光响应特性。可选地，IGZO为厚度为400埃(A)的重掺杂N层。可选地，可以通过将IGZO在等离子体化学气象沉积(PECVD)中进行氢气(H2)等离子(plasma)清洗处理，使得IGZO的电阻率达到10000左右，较佳地，IGZO的电阻率小于或等于10000。这样对提高PIN器件的光响应特性提供了更好的保障。可选地，上部电极可以使用铟锡氧化物半导体透明导电膜(ITO)来生成。可选地，IGZO层与上部电极的沉积方法都可以采用溅射(Sputer)技术来沉积，因此，在沉积完IGZO层后可以马上沉积ITO层(本文中称为同时沉积)，而不需要更换设备，而且，IGZO和ITO可以同时刻蚀，这样有效缩短了干刻时间，降低了干刻成本，进而提高了生产效率。相应地，本专利技术PIN单元器件的制备方法可以包括：以Sputter技术沉积出一层金属薄膜如Mo(厚度为如2200A)作为门(Gate)电极，经过光刻(Photo)湿法刻蚀(wetetch)后得到下部电极；以PECVD技术沉积p型重掺杂和本征层即PI层，其中，P层可以是重掺杂的A-Si，PH3比例为1％，P层的厚度可以为500A，本征非晶硅A-Si层即I层的厚度可以为9000A；以Sputer技术沉积出氧化物半导体层如IGZO，可以是厚度为400A重掺杂的N层，也就是说，在本专利技术的PIN单元器件制备过程中，以Sputer技术沉积出氧化物半导体层如IGZO作为N+层；进一步地，可以通过将IGZO在PECVD中进行H2，plasma清洗处理，使得薄膜的电阻率达到10000左右，较佳地，电阻率小于或等于10000，提高了PIN单元器件的光响应特性；以Sputter沉积ITO作为上部电极，经过Photo湿法刻蚀技术后得到所需花样，采用干刻(dryetch)技术刻蚀PIN成所需形状；以PECVD技术沉积出氮化硅(SiNx)作为保护层，厚度可以是1500A，经过Photo和刻蚀得出所需的花样。可选地，IGZO层与上部电极的沉积方法都可以采用溅射(Sputer)技术来沉积，因此，在沉积完IGZO层后可以马上沉积ITO层，而不需要更换设备，而且，IGZO和ITO可以同时刻蚀，这样有效缩短了干刻时间，降低了干刻成本，进而提高了生产效率。图2为本专利技术PIN器件单元出现整流作用的波形示意图，如图2所示，在正向偏压条件下，已经形成了明显的整流本文档来自技高网...

【技术保护点】
一种PIN单元器件，其特征在于，包括：下部电极、p型重掺杂和本征层PI层、氧化物半导体层、上部电极，以及保护层；其中，氧化物半导体层为n型重掺杂层N+层。

【技术特征摘要】
1.一种PIN单元器件，其特征在于，包括：下部电极、p型重掺杂和本征层PI层、氧化物半导体层、上部电极，以及保护层；其中，氧化物半导体层为n型重掺杂层N+层。2.根据权利要求1所述的PIN单元器件，其特征在于，所述氧化物半导体为铟镓锌氧化物IGZO。3.根据权利要求2所述的PIN单元器件，其特征在于，所述IGZO为厚度为400埃的重掺杂N层；所述IGZO的电阻率小于或等于10000，所述IGZO与所述上部电极同时沉积同时刻蚀。4.一种PIN单元器件的制备方法，其特征在于，包括：以溅射技术沉积出一层金属薄膜作为门电极，经过光刻湿法刻蚀后得到下部电极；以等离子体化学气象沉积PECVD技术沉积PI层；以溅射技术沉积出氧化物半导体层；以溅射沉积铟锡氧化物半导体透明导电膜ITO作为上部电极；以PECVD技术沉积出氮化硅作为保护层。5.根据权利要求4所述的制备方法，其特征在于，所述氧化物半导体层为铟镓锌氧化物IGZO。6.根据权利要求5所述的制备方法，其特征在于，还包括：将所述IGZO在PECVD中进行氢气等离子清洗处理，使所述IGZO形成为厚度为400埃的重掺杂N层；所述IGZO的电阻率小于或等于10000。7.根据权利要求5所述的PIN单元器件，其特征...

【专利技术属性】
技术研发人员：孙建明，李东升，任庆荣，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11