码元转变时钟转码的检错常数制造技术

公开了用于检测多线接口上的传输中的差错的装置、系统以及方法。一种用于在多线接口上传送数据的方法包括在多线接口上传送数据，包括：获得要在多个连接器上传送的多个比特；将该多个比特转换成码元序列；以及在多个连接器上传送该码元序列。该多个比特中的预定数目的最低有效位可被用于检错。该预定数目的最低有效位可具有与多个差错值中的每一者不同的常数值。影响码元序列中的一个或两个码元的码元差错可以使得预定数目的最低有效位的经解码版本具有作为多个差错值之一的值。

【技术实现步骤摘要】
【国外来华专利技术】码元转变时钟转码的检错常数相关申请的交叉引用本申请要求于2015年10月2日向美国专利商标局提交的美国临时申请No.62/236,522、于2015年9月10日向美国专利商标局提交的美国临时申请No.62/216,692、于2014年11月26日向美国专利商标局提交的美国临时申请No.62/084,998以及于2015年11月23日向美国专利商标局提交的美国非临时申请No.14/949,435的优先权和权益，它们的全部内容通过援引纳入于此。背景领域本公开涉及实现数据通信接口上的高效操作，且更具体地涉及促进采用码元转变时钟转码的数据通信接口中的检错。
技术介绍
数据通信接口可以采用码元转变时钟转码来将时钟信息嵌入在编码将通过具有多条信号导线的接口传送的数据的码元序列中，从而消除对专用时钟信号线的需求。在多信号数据传递(多线差分信令，诸如N阶乘(N！)低电压差分信令(LVDS))的某些示例中，可执行转码(例如，一种编码类型到另一编码类型的数字-数字数据转换)以便通过在每一码元循环引起码元转变而不是在单独的数据通道(差分传输路径)中发送时钟信息的方式来嵌入码元时钟信息。通过此类转码来嵌入时钟信息本文档来自技高网...

【技术保护点】
一种设备，包括：耦合到多个连接器的通信收发机；配置成将检错常数(EDC)追加到数据字的差错码插入电路；配置成将所述数据字和所述EDC转换成转变数的编码器；以及配置成将所述转变数作为码元序列在所述多个连接器上传送的发射机电路，其中所述EDC具有被选择成使解码器能够检测所述码元序列中的一个或多个码元差错的长度和预定义值。

【技术特征摘要】
【国外来华专利技术】2014.11.26 US 62/084,998;2015.09.10 US 62/216,692;1.一种设备，包括：耦合到多个连接器的通信收发机；配置成将检错常数(EDC)追加到数据字的差错码插入电路；配置成将所述数据字和所述EDC转换成转变数的编码器；以及配置成将所述转变数作为码元序列在所述多个连接器上传送的发射机电路，其中所述EDC具有被选择成使解码器能够检测所述码元序列中的一个或多个码元差错的长度和预定义值。2.如权利要求1所述的设备，其特征在于，所述编码器被配置成使用所述转变数的数位和在前码元来生成所述码元序列中的每一码元，并且其中时钟信息被嵌入在所述码元序列中的连贯码元之间的转变中。3.如权利要求1所述的设备，其特征在于，所述EDC被追加作为预定义数目的最低有效位，最低有效位的所述预定义数目是基于能供用于对所述多个连接器上的数据传输进行编码的每码元状态总数来确定的。4.如权利要求3所述的设备，其特征在于，最低有效位的所述预定义数目是基于用来编码所述数据字的码元总数来确定的。5.如权利要求3所述的设备，其特征在于，所述多个连接器包括数个(N个)单端连接器，能供用于编码数据传输的每码元状态总数是2N-x，其中x至少是1。6.如权利要求3所述的设备，其特征在于，所述多个连接器包括数个(N个)单端连接器，能供用于编码数据传输的每码元状态总数是N！-x，其中x至少是1。7.如权利要求1所述的设备，其特征在于，在每一转变处可用的状态总数是3，且所述EDC包括8比特。8.如权利要求1所述的设备，其特征在于，在每一转变处可用的状态总数是3，所述码元序列包括17个或更多码元，且所述EDC包括9比特。9.如权利要求1所述的设备，其特征在于，在每一转变处可用的状态总数是5，且所述EDC包括10比特。10.如权利要求1所述的设备，其特征在于，在每一转变处可用的状态总数是5，所述码元序列包括8个或更多码元，且所述EDC包括11比特。11.一种在多线接口上传送数据的方法，包括：提供要在多个连接器上传送的多个比特，其中所述多个比特包括检错常数(EDC)；将所述多个比特转换成转变数；以及将所述转变数作为码元序列在所述多个连接器上传送，其中使用基于每码元可能状态的最大数目的数字系统来表达所述转变数，并且其中所述EDC具有被选择成使解码器能够检测所述码元序列中的一个或多个码元差错的长度和预定义值。12.如权利要求11所述的方法，其特征在于，进一步包括：使用所述转变数的数位和所述码元序列中的在前码元来生成所述码元序列中的每一码元，其中时钟信息被嵌入在所述码元序列中的连贯码元之间的转变中。13.如权利要求11所述的方法，其特征在于，所述EDC的长度和预定义值被选择成使得影响所述码元序列中的一个或多个码元的传输差错导致所述EDC在被解码时具有与所述预定义值不同的值。14.如权利要求11所述的方法，其特征在于，所述EDC被提供作为预定义数目的最低有效位，最低有效位的所述预定义数目是基于能供用于对所述多个连接器上的数据传输进行编码的每码元状态总数来确定的。15.如权利要求11所述的方法，其特征在于，在每一转变处可用的状态...

【专利技术属性】
技术研发人员：S·森戈库，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US