用于流水线处理具有纠错译码的存储器操作的方法技术

本发明专利技术揭示了用于流水线处理具有纠错译码的存储器操作的设备及方法。本发明专利技术揭示了一种用于流水线处理连续写入掩码操作的方法，其中第二写入掩码操作的第二读取操作发生在第一写入掩码操作的纠错码计算期间。所述方法可进一步包含在所述第二写入掩码操作的所述纠错码计算期间写入来自所述第一写入掩码操作的数据。本发明专利技术揭示了一种用于流水线处理连续操作的方法，其中如果所述第一操作并非写入掩码操作，那么可取消第一读取操作。本发明专利技术揭示了一种包含具有单独全局读写输入‑输出线的存储器的设备。

【技术实现步骤摘要】
【国外来华专利技术】用于流水线处理具有纠错译码的存储器操作的设备及方法
技术介绍
已经减少了半导体存储器的特征尺寸以产生更小的存储器组件及/或在相同面积中提供更多的存储器容量。提供给半导体存储器的电压电平也被降低以限制功耗。随着存储器单元的尺寸及/或电压的降低，存储在每一存储单元中的电荷电平也可减小。这降低了基于存储的电荷检测存储器单元的数据状态的错误的余量。减少的错误余量可使存储器装置更容易出现软错误，例如，α粒子相互作用。归因于例如可变刷新时间(VRT)的弱单元，存储器装置也可能容易出现其它错误。当一或多个存储器单元在常规存储器刷新循环期间刷新单元之前丢失存储在单元中的电荷时，可能会发生错误。归因于高泄漏电流、初始充电不良及/或单元中的额外缺陷，单元可能以异常速率丢失电荷。此类错误可能会导致存储器装置中的随机单位错误。纠错码(ECC)可结合存储器使用以补偿及/或校正存储器单元中的数据错误。ECC的实例包含汉明码及奇偶校验位。虽然ECC可提高存储器的数据完整性，但是其也可能增加一或多个存储器操作所需的时间。这可能会降低存储器性能。
技术实现思路
根据本专利技术的实施例，一种设备可包含：存储器阵列，其包含多个存储器单元；写入驱动器，其由全局写入I/O线耦合到所述存储器阵列，其中所述写入驱动器可经配置以向所述多个存储器单元提供数据；数据感测放大器，其由全局读取I/O线耦合到所述存储器阵列，其中所述数据感测放大器可经配置以接收存储在所述多个存储器单元中的数据；错误控制码电路，其由局部写入数据线耦合到所述写入驱动器且进一步由局部读取数据线耦合到所述数据感测放大器，其中所述错误控制码电路可经配置以从全局写入数据线接收数据且经由全局读取数据线发送数据；及控制电路，其可经配置以向所述存储器阵列、写入驱动器、数据感测放大器及错误控制电路提供控制信号，其中所述控制电路可进一步经配置以检测两个连续写入掩码操作且将所述两个写入掩码操作的执行流水线处理，其中所述两个连续写入掩码操作中的第二写入掩码操作可在所述两个连续写入掩码操作中的第一写入掩码操作完成执行之前开始执行。根据本专利技术的实施例，一种方法可包含在存储器中执行第一读取操作以读取第一读取数据；将用于第一读取数据的纠错码进行比较以确定所述第一读取数据中的错误；校正所述第一读取数据中的错误；在执行所述第一读取操作之后对局部输入-输出线进行预充电；在所述存储器中执行第二读取操作以在用于所述第一读取数据的所述纠错码的所述比较期间读取第二读取数据；将所述第一读取数据与待写入在所述存储器中的第一写入数据合并以提供第一经合并数据；对所述第一经合并数据计算第一新的纠错码；执行第一写入操作以在所述存储器中写入所述第一经合并数据；将用于第二读取数据的纠错码进行比较以确定在所述第一读取数据与所述第一写入数据的所述合并期间从第二地址读取的数据中的错误；校正所述第二读取数据中的错误；将所述第二读取数据与待写入在所述存储器中的第二写入数据合并以提供经合并数据；对所述第二经合并数据计算第二新的纠错码；及执行第二写入操作以在所述存储器中写入所述第二经合并数据。根据本专利技术的实施例，一种方法可包含：在所述存储器处接收第一数据信号；从所述存储器中的第一地址读取第一读取数据；对所述第一读取数据计算纠错码；将来自所述第一数据信号的数据与所述第一读取数据合并以产生第一新数据；对所述第一新数据计算纠错码；在所述存储器处接收第二数据信号；在用于所述第一新数据的所述纠错码的所述计算期间从所述存储器中的第二地址读取第二读取数据；对所述第二读取数据计算纠错码；将来自所述第二数据信号的数据与所述第二读取数据合并以产生第二新数据；对所述第二新数据计算纠错码；将所述第一新数据写入到所述存储器中的所述第一地址；及将所述第二新数据写入到所述存储器中的所述第二地址。根据本专利技术的实施例，一种方法可包含：在存储器处接收第一写入命令；在所述存储器处接收第二写入命令；在所述存储器处接收第一数据信号；在所述存储器处接收第一掩码数据信号；在已接收到所述第一数据信号及所述第一掩码数据信号之后在所述存储器中的第一地址处执行第一读取操作；对从所述第一地址读取的数据计算纠错码；将来自所述第一数据信号的数据与从所述第一地址读取的所述数据合并以产生第一新数据；对所述第一新数据计算纠错码；在所述存储器处接收第二数据信号；在所述存储器处接收第二掩码数据信号；在所述存储器中的第二地址处执行第二读取操作；对从所述第二地址读取的数据计算纠错码；将来自所述第二数据信号的数据与从所述第二地址读取的所述数据合并以产生第二新数据；对所述第二新数据计算纠错码；在所述第一地址处执行第一写入操作以存储所述第一新数据；及在所述第二地址处执行第二写入操作以存储所述第二新数据。附图说明图1是根据本专利技术的实施例的两个写入掩码操作的简易时序图。图2是根据本专利技术的实施例的两个流水线写入掩码操作的简易时序图。图3是根据本专利技术的实施例的两个流水线写入掩码操作的时序图。图4是根据本专利技术的实施例的两个流水线写入掩码操作的时序图。图5是根据本专利技术的实施例的存储器的框图。图6是根据本专利技术的实施例的存储器的部分的框图。图7是根据本专利技术的实施例的并行ECC电路的框图。具体实施方式下文中陈述特定细节以提供对本专利技术的实施例的充分理解。然而，所属领域的技术人员将清楚，本专利技术的实施例可在无这些特定细节的情况下而实践。此外，本文中描述的本专利技术的特定实施例是以实例方式提供且不应用于将本专利技术的范围限制于这些特定实施例。在其它实例中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地模糊本专利技术。具有纠错码(ECC)的存储器可能能够执行一或多个操作。操作可包含读取、写入、写入掩码及/或擦除。还可包含其它操作。读取操作可向存储器外部的装置及/或存储器内的另一组件提供存储在包含于存储器中的阵列中的数据。写入操作可将数据写入到阵列。可从存储器外部的装置及/或存储器内的另一组件接收数据。写入掩码操作可将数据写入到阵列的部分，并同时防止阵列的一或多个其它部分被写入。例如，可响应于写入比存储器中的阵列的最小可写入数据单元更小尺寸的数据而执行写入掩码操作。在一些存储器实施例中，写入掩码操作可具有由存储器执行的存储器操作的最长列间延迟(tCCD)。写入掩码操作可包含读取-修改-写入操作以确保仅重写所需的位。即，写入掩码操作可从阵列读取数据，修改从阵列读取的数据，并将经修改数据写入到阵列。在一些实施例中，经修改数据可包含由存储器接收的新数据、由存储器的组件产生的数据(例如，ECC代码)、先前写入到阵列的数据及/或其组合。在一些情况下，写入掩码操作的tCCD的长度可能会降低存储器性能。图1中的简易时序图100中说明了根据本专利技术的实施例的两个连续写入掩码操作的实例。当写入掩码操作被起始时，在时间t0时及Read1期间，从对应于存储器地址的阵列的存储器读取数据。在读取地址处的存储器之后，在时间t1处，比较读取数据的ECC，且如果需要，在ECC1期间校正错误。可校正单位错误及/或多位错误。在时间t2处，待写入的新数据与读取数据合并，且在Merge1期间计算新的ECC。接着，将经合并数据和新的ECC在Write1期间在时间t3处写入到存储器阵列中的所需本文档来自技高网...

【技术保护点】
一种设备，其包括：存储器阵列，其包含多个存储器单元；写入驱动器，其由全局写入I/O线耦合到所述存储器阵列，其中所述写入驱动器经配置以向所述多个存储器单元提供数据；数据感测放大器，其由全局读取I/O线耦合到所述存储器阵列，其中所述数据感测放大器经配置以接收存储在所述多个存储器单元中的数据；错误控制码电路，其由局部写入数据线耦合到所述写入驱动器且进一步由局部读取数据线耦合到所述数据感测放大器，其中所述错误控制码电路经配置以从全局写入数据线接收数据且经由全局读取数据线发送数据；及控制电路，其经配置以向所述存储器阵列、写入驱动器、数据感测放大器及错误控制电路提供控制信号，其中所述控制电路进一步经配置以检测两个连续写入掩码操作且将所述两个写入掩码操作的执行流水线处理，其中所述两个连续写入掩码操作中的第二写入掩码操作在所述两个连续写入掩码操作中的第一写入掩码操作完成执行之前开始执行。

【技术特征摘要】
【国外来华专利技术】1.一种设备，其包括：存储器阵列，其包含多个存储器单元；写入驱动器，其由全局写入I/O线耦合到所述存储器阵列，其中所述写入驱动器经配置以向所述多个存储器单元提供数据；数据感测放大器，其由全局读取I/O线耦合到所述存储器阵列，其中所述数据感测放大器经配置以接收存储在所述多个存储器单元中的数据；错误控制码电路，其由局部写入数据线耦合到所述写入驱动器且进一步由局部读取数据线耦合到所述数据感测放大器，其中所述错误控制码电路经配置以从全局写入数据线接收数据且经由全局读取数据线发送数据；及控制电路，其经配置以向所述存储器阵列、写入驱动器、数据感测放大器及错误控制电路提供控制信号，其中所述控制电路进一步经配置以检测两个连续写入掩码操作且将所述两个写入掩码操作的执行流水线处理，其中所述两个连续写入掩码操作中的第二写入掩码操作在所述两个连续写入掩码操作中的第一写入掩码操作完成执行之前开始执行。2.根据权利要求1所述的设备，其中所述两个连续写入掩码操作是在两个列间延迟内执行。3.根据权利要求1所述的设备，其中所述控制电路经配置以当接收到待写入数据时对所述存储器阵列执行读取操作。4.根据权利要求3所述的设备，其中所述错误控制码电路经配置以校正所述读取操作期间接收的读取数据中的错误且将接收自所述读取操作的所述读取数据与所述待写入数据合并。5.根据权利要求1所述的设备，其中所述错误控制码电路进一步经配置以经由所述全局写入数据线接收掩码数据信号。6.根据权利要求5所述的设备，其中在接收到所述掩码数据信号之后，所述错误控制码电路进一步经配置以将在对所述存储器阵列进行的读取操作期间接收的读取数据与接收自所述全局写入数据线的待写入到所述存储器阵列的数据合并，其中所述错误控制码电路向所述写入驱动器提供所述经合并数据。7.一种方法，包括：在存储器中执行第一读取操作以读取第一读取数据；将用于第一读取数据的纠错码进行比较以确定所述第一读取数据中的错误；校正所述第一读取数据中的错误；在执行所述第一读取操作之后对局部输入-输出线进行预充电；在所述存储器中执行第二读取操作以在用于所述第一读取数据的所述纠错码的所述比较期间读取第二读取数据；将所述第一读取数据与待写入在所述存储器中的第一写入数据合并以提供第一经合并数据；对所述第一经合并数据计算第一新的纠错码；执行第一写入操作以在所述存储器中写入所述第一经合并数据；将用于第二读取数据的纠错码进行比较以确定在所述第一读取数据与所述第一写入数据的所述合并期间从第二地址读取的数据中的错误；校正所述第二读取数据中的错误；将所述第二读取数据与待写入在所述存储器中的第二写入数据合并以提供经合并数据；对所述第二经合并数据计算第二新的纠错码；及执行第二写入操作以在所述存储器中写入所述第二经合并数据。8.根据权利要求7所述的方法，其中在所述存储器中写入所述第一经合并数据是完成于用于所述第二读取数据的所述纠错码的所述比较之前。9.根据权利要求7所述的方法，其进一步包括在执行所述第二写入操作之后对所述局部输入-输出线预充电。10.根据权利要求7所述的方法，其进一步包括：在执行所述第二读取操作之后对所述局部输入-输出线预充电；及在用于所述第二读取数据的所述纠错码的所述比较期间在所述存储器中执行第三读取操作以读取第三数据。11.根据权利要求7所述的方法，其中所述第一及第二新的纠错码分别存储在所述存储器中的第一及第二地址处...

【专利技术属性】
技术研发人员：尚为兵，张煜，李红文，范玉鹏，刘忠来，高恩鹏，张良，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US