用于上电时的单端存储器信号均衡的方法和装置制造方法及图纸

本发明专利技术涉及上电时的单端存储器信号均衡。装置具有第一电路和第二电路。第一电路可以被配置为缓冲输入信号，该输入信号从连接在存储器信道和存储器控制器之间的数据总线接收作为单端信号。第二电路可以被配置为相对于参考电压调整输入信号以生成差分信号。参考电压可以响应于从断电状况到通电状况的过渡而与第二电路隔离。

Single ended memory signal equalization at power up

The invention relates to a single ended memory signal equalization when power is applied. The device has a first circuit and a second circuit. The first circuit can be configured to buffer an input signal from the data bus connected between the memory channel and the memory controller as a single ended signal. The second circuit may be configured to adjust the input signal relative to the reference voltage to generate a differential signal. The reference voltage may be isolated from the second circuit in response to a transition from the power down state to the energized condition.

【技术实现步骤摘要】
上电时的单端存储器信号均衡
本申请一般地涉及存储器，并且更具体地，涉及用于实现上电时的单端存储器信号均衡的方法和/或装置。
技术介绍
随机存取存储器(RAM)为计算设备提供快速、有成本效益的易失性存储。联合电子设备工程会议(JEDEC)为存储设备提供存储器标准。DDR4SDRAM(第四代双倍数据率同步动态随机存取存储器)提供了更高的模块密度、更低的电压规格以及更高的数据率传输速度。DDR4LRDIMM(低负载双列直插式存储模块)技术使用分布式缓冲的方法来实现当扩展到更高的容量和数据率传输速度时的存储器带宽效率。随着DDR存储器接口的进步，目前DDR4存储器以高达3.2千兆位每秒的数据率操作。在这样的数据率，数据信道中的损耗特性以及信号反射变得更加明显，其中所接收到的数据眼图比所发射的波形小。使用接收机处的均衡来补偿信道损耗以及反射，从而恢复失真的数据输入来提高接收机性能。期望实现上电时的单端存储器信号均衡。
技术实现思路
本专利技术涉及具有第一电路和第二电路的装置。第一电路可以被配置为缓冲从连接在存储器信道和存储器控制器之间的数据总线作为单端信号接收的输入信号。第二电路可以被配置为相对于参考电压调整输入信号以生成差分信号。参考电压可以响应于从断电状况到通电状况的过渡而与第二电路隔离。附图说明从以下详细的描述和所附的权利要求以及附图，本专利技术的实施例将变得是清楚的，其中：图1是示出示例实施例的图示；图2是示出存储器模块的框图；图3是RCD电路的接收机部分的图示；图4是CTLE电路的示意；图5是示出退出断电时对信号VREF的耦合效应的比较的图示；以及图6是示出CTLE电路、信道以及带CTLE电路的信道的AC响应的图示。具体实施方式本专利技术的实施例包括提供用于上电时单端存储器信号均衡的方法和/或装置，其可以(i)提高参考电压生成的稳定性，(ii)降低参考电压中由于退出断电状况时的寄生电容耦合而导致的干扰，(iii)提高解释接收到的波形的精度，(iv)相对于限幅器电路在输入/输出电路中使用不同类型的设备和/或(v)在集成电路内实现。本专利技术的各种实施例可以提供连续时间线性均衡器(CTLE)电路，其被使用来补偿多分支应用中的信道损耗和反射(诸如存储器接口到数据总线)。CTLE电路一般被设计为使得退出断电状况(进入通电状况)可以导致参考电压上的最小干扰。响应于断电信号可以生成延迟的断电信号。一般在参考电压的源和CTLE电路之间插入由延迟断电信号控制的开关。该设计还可以限幅器级中使用核心电压域和核心类型设备，其可以比在较高输入/输出(I/O)电压域操作的I/O类型设备快。参考图1，显示了示出多个示例电路50a-50n的图示。在示例中，电路50a-50n可以实现为存储器模块(或板)。例如，存储器模块50a-50n可以实现为第四代双倍数据率(DDR4)同步动态随机存取存储器(SDRAM)模块。存储器模块50a-50n可以包括多个块(或电路)90a-90n、块(或电路)100和/或各种其它块、电路、引脚、连接器和/或迹线。电路90a-90n可以被配置为数据缓冲器。电路100可以被实现为寄存式时钟驱动器(RCD)。在示例中，RCD电路100可以被实现为DDR4RCD电路。存储器模块50a-50n的组件的类型、布置和/或数量可以变化以满足特定实现方式的设计标准。存储器模块50a-50n被示出为连接到块(或电路)20。电路20可以是存储器控制器。电路20可以位于诸如计算引擎的其它设备中。不同连接器/引脚/迹线60可以实现为将存储器模块50a-50n连接到存储器控制器20。在一些实施例中，连接器/引脚/迹线60可以是288引脚配置。在示例中，存储器控制器20可以是计算机主板的组件。在另一个示例中，存储器控制器20可以是微处理器的组件。在又一个示例中，存储器控制器20可以是中央处理单元(CPU)的组件。在示例中，连接器/引脚/迹线60中的一些可以是存储器模块50a-50n的部分并且连接器/引脚/迹线60中的一些可以是主板和/或存储器控制器20的部分。存储器模块50a-50n可以被连接到计算机主板(例如，通过引脚、迹线和/或连接器60)以在计算设备的组件和存储器模块50a-50n之间传输数据。在示例中，存储器控制器20可以被实现在主板的北桥(northbridge)上和/或被实现为微处理器(例如，IntelCPU、AMDCPU、ARMCPU等)的组件。可以根据特定实现方式的设计标准来变化存储器控制器20的实现方式。在各种实施例中，存储器模块50a-50n可以是DDR4SDRAM存储器模块。DDR4SDRAM模块50a-50n可以具有每模块512千兆字节(GB)、太字节或更高的存储器模块密度(例如，与DDR3中的每双列直插式存储模块(DIMM)128GB相比)。DDR4SDRAM存储器模块50a-50n可以在1.2-1.35伏(V)的电压以800-2133兆赫(MHz)之间的频率操作(例如，与在DDR3中1.5-1.65伏以400-1067MHz之间的频率相比较)。在一些实施例中，存储器模块50a-50n可以实现为低电压DDR4并且在1.05V操作。例如，与DDR3存储器相比，DDR4SDRAM存储器模块50a-50n可以实现节省35％的功率节省。DDR4SDRAM存储器模块50a-50n可以以2.13-4.26千兆传输每秒(GT/s)以及更高的速度(例如，相比于DDR3中0.8-2.13GT/s)来传输数据。可以根据特定实现的设计标准来变化存储器模块50a-50n的操作参数。在示例中，存储器模块50a-50n可以兼容联合电子设备工程会议(JEDEC)固态技术协会于2013年11月在弗吉尼亚阿灵顿发布的规范JESD79-4A中标题为“DDR4SDRAM”的DDR4规范。通过引用其全部内容将DDR4规范的合适部分并入此处。存储器模块50a-50n可以实现为DDR4低负载DIMM(LRDIMM)或DDR4寄存式DIMM(RDIMM)。数据缓冲器90a-90n可以允许存储器模块50a-50n以DDR4LRDIMM配置比便相比于DDR4RDIMM以较高带宽和/或较高容量操作(例如，在384GB容量，对于DDR4LRDIMM为1333MT/s，相比于第一DDR4RDIMM为1067MT/s)。例如，相比于DDR4RDIMM配置，存储器模块50a-50n的DDR4LRDIMM配置可以允许数据信号的提高的信号完整性、通过数据缓冲器90a-90n的更低的组件延迟和/或存储器控制器20的更好的智能和/或后缓冲觉察。参考图2，显示了示出存储器模块的框图50a。存储器模块50a可以是存储器模块50b-50n的代表。示出了存储器模块50a与存储器控制器20进行通信。存储器控制器20被示为是块(或电路)10的部分。电路10可以是与存储器模块50a通信的主板或其它电子组件或计算引擎。存储器模块50a可以包括一个或多个块(或电路)80a-80n和/或RCD电路100。电路80a-80n可以实现存储器模块50a的数据路径。例如，数据路径80a可以包括块82a和/或数据缓冲器90a。数据路径80b-80n可以具有相似的实现方式。电路82a-82n每个可本文档来自技高网...

【技术保护点】
一种装置，包括：第一电路，被配置为缓冲输入信号，所述输入信号是从连接在存储器信道和存储器控制器之间的数据总线作为单端信号的接收；以及第二电路，被配置为相对于参考电压来均衡所述输入信号以生成差分信号，其中所述参考电压响应于从断电状况到通电状况的过渡与所述第二电路隔离。

【技术特征摘要】
1.一种装置，包括：第一电路，被配置为缓冲输入信号，所述输入信号是从连接在存储器信道和存储器控制器之间的数据总线作为单端信号的接收；以及第二电路，被配置为相对于参考电压来均衡所述输入信号以生成差分信号，其中所述参考电压响应于从断电状况到通电状况的过渡与所述第二电路隔离。2.如权利要求1所述的装置，其中在预定时间后将所述参考电压连接到所述第二电路。3.如权利要求1所述的装置，还包括开关，所述开关被配置为响应于供电控制信号交替地将所述参考电压隔离和连接到所述第二电路。4.如权利要求3所述的装置，其中所述开关是包括两个并联晶体管的通过门。5.如权利要求3所述的装置，其中(i)所述第二电路还包括被配置为延迟所述供电控制信号以生成中间信号的延迟电路，以及(ii)所述开关由所述中间信号控制。6.如权利要求5所述的装置，其中所述延迟电路包括串联连接的多个延迟级。7.如权利要求3所述的装置，其中从所述断电状况到所述通电状况的所述过渡是响应于所述供电控制信号的。8.如权利要求3所述的装置，其中当所述供电控制信号处于第一状态时所述第二电路处于所述断电状况，以及当所述供电控制信号处于第二状态时所述第二电路处于所述通电状况。9.如权利要求1所述的装置，其中所述数据总线是双倍数据率DDR存储器模块的地址/命令总线。10.如权利要求9所述的装置，其中所述DDR存储器模块包括第四代双倍数据率DDR4双列直插式存储器模块DIMM。11.如权利要求1所述的装置，其中...

【专利技术属性】
技术研发人员：刘海齐，于跃，张玉敏，谢毅，
申请(专利权)人：综合器件技术公司，
类型：发明
国别省市：美国,US