级联电路制造技术

一种级联电路结构具有安装在衬底(例如，陶瓷衬底)上的低压MOSFET和耗尽型功率器件，该级联电路结构于是可以设于半导体封装中。这使得能够降低电感，且如果需要则能够使用三端子封装。

Cascade circuit

A cascade circuit structure having a low voltage MOSFET and a depletion type power device mounted on a substrate (e.g., a ceramic substrate) that can be arranged in a semiconductor package. This makes it possible to reduce inductance and, if necessary, use a three terminal package.

【技术实现步骤摘要】
级联电路
本专利技术涉及级联半导体器件。具体地，本专利技术涉及耗尽型晶体管，例如，高电子迁移率晶体管或结型栅场效应晶体管。示例是氮化镓(GaN)晶体管(例如，GaN高电子迁移率晶体管(HEMT))或碳化硅(SiC)场效应晶体管。
技术介绍
本专利技术尤其关注于GaN功率晶体管。由于在GaN晶片的生长期间产生的内建异质结的存在，基础GaN功率半导体是耗尽型(常通型)器件。这在材料中产生薄的高导电性区域，称为二维电子气(“2DEG”)，有效地限定了晶体管沟道。为了制作常断型GaN器件，需要对2DEG进行干扰以便阻止其导通的手段。尝试在功率半导体的叠层中引入附加层，以便使器件常断(从而可以与MOSFET互换)，但是这种尝试伴随着器件性能代价，例如比常通型器件差的导通电阻。因此，将高压GaN开关与传统低压硅MOSFET级联是结合硅和GaN功率器件优点的可行选择。级联开关的优点在于可以使用现有的标准栅极驱动器，因为器件驱动特性主要由硅MOSFET确定。因此，这种器件可以用于直接代替硅MOSFET或IGBT。图1示出按级联配置将常通型氮化镓晶体管(MGaN)和常断型硅MOSFET晶体管(MSi)功率开关串联连接的公知方法。随着与硅基开关相比具有优越器件特性的新型GaN和SiC功率半导体不断涌现，这种方法对于功率电子应用变得越来越普遍。在图1的标准级联配置中，只有硅MOSFETMSi受到产生栅极信号VGM的栅极驱动器的主动控制。GaN开关MGaN经由硅MOSFETMSi来间接受控，因为MOSFET的漏-源电压等于GaN的源-栅电压。在如图1所示的级联电路中，部件间的互连将降低切换速度，而高切换速度是GaN的期望优点之一。这将导致电压过冲，而电压过冲可能影响低压MOSFET的额定电压(且因此影响成本)。因此，需要建立使级联结构的电感(和寄生电阻)最小化的结构。为了最小化电压过冲和震荡以及保护GaN器件的栅极，能够将附加部件结合到级联电路中也是有利的。例如，曾提出将GaN晶体管用于功率因数校正(PFC)电路中。对于PFC应用(GaN的最初目标市场)，也可以用GaN来制作PFC二极管。集成PFC二极管的方法也具有潜在优势。图2示出了级联结构的电感。存在一系列的源极、漏极和栅极电感LS、LD和LG以及内部电感Lint1、Lint2和Lint3。Lint1在GaN源极和MOSFET漏极之间，Lint2在封装源极和GaN栅极之间，且Lint3在封装源极和MOSFET源极之间。当切换低电压MOSFET时，LS和Lint3的电感是关键的，因为在导通时这些电感随着电流快速提升而降低栅极驱动电压，使得得到的电流改变率di/dt由下式确定：Cgs、gfs和Rgate是指LVMOS的参数。在电流截止时，发生相反的情况，这些电感增加栅极电压，因此限制了器件中电流降低的速率。为了实现快速切换(以di/dt周期计)，最小化LS和Lint3是非常重要的。然而，如果LS和Lint3与应用中的总电感相比太低，则由于级联电路中较低的源极电感引起的高di/dt能够导致相当大的电压过冲。在级联结构中，存在可以在切换期间影响di/dt的附加因素，即Lint1和Lint3对于GaN器件是否导通/截止的影响。例如，当级联器件正在导通且电流快速升高时，正电压(等于L*di/dt)将出现在LS、Lint1及Lint3上。在低压MOS上，LS和Lint3将降低低压MOS栅极驱动并最终限制可实现的最大di/dt。对于GaN器件，Lint1和Lint3上的电压将作为负电压作用于GaN器件的栅源电压上，并开始使GaN器件截止，由此限制di/dt并增加功率损耗。因此，在级联器件中，级联结构中的内部电感大小也是至关重要的。在上图中，Lint3限制di/dt的效果可以通过将Lint2直接连接到低压MOSFET的源极金属而不是LS来去除。电感LS包含了接合焊盘、内部封装互连以及封装管脚的电感。在这种情况下，最小化Lint1成为至关重要的事情。上述基础级联电路(即，没有附加部件)的另一问题在于其被设计为三端子电路，以在外部电路中连接到源极、漏极和栅极端子。然而，将该电路封装到三管脚封装(例如，TO220封装)中通常是不可能的。硅MOSFET是垂直器件，所以漏极(在垂直结构的底部)连接到金属引线框并因此连接到TO220的管脚之一。由于MOSFET漏极不是级联电路的输出端子之一，这意味着需要具有4个或更多管脚的封装。图3示出了按常规方式如何将级联电路安装在5管脚封装中(由于4管脚封装不常见)。MOSFET10是漏极处于底部且源极(和栅极)处于顶部的垂直器件。MOSFET10安装在封装管芯附接区导体平面上，使得漏极连接到该平面。该导体平面连接到端子之一12。GaN晶体管14具有连接到该导体平面的衬底，且三个端子在顶部。因此，GaN晶体管14的衬底和低压MOSFET10的漏极电连接。在上述级联电路的情况下，这意味着管芯附接区及其相关端子现连接到内部节点，所以就需要四/五个管脚的变型。MOSFET栅极和源极通过接合线16、18连接到相应的端子，且GaN漏极通过接合线20连接到第三端子。内部接合线连接22将MOSFET源极连接到GaN栅极，且另一接合线24从GaN源极连接到管芯附接导体平面。除了需要比到该电路的外部连接的数量多的管脚，该封装中的性能受限于内部电感。如果在器件周围添加附加部件，且最小化内部连接的电感，也可以改善该性能。
技术实现思路
根据本专利技术，提供了一种如权利要求所述的电路。在一个方面，本专利技术提供了一种级联晶体管电路，包括：第一耗尽型晶体管，其漏极用于连接到高电源线；第二硅MOSFET，其漏极连接到第一晶体管的源极，其源极用于连接到低电源线；衬底，第一和第二晶体管安装在该衬底上，该衬底具有提供第一晶体管的源极和第二晶体管的漏极之间的连接的导电轨道。本专利技术将级联电路设置在单独的衬底上，这使得可以最小化内部电感。这也使得可以添加能改善最终产品的成本/性能的附加部件。该电路优选性地形成为封装器件，具有从第一晶体管漏极到第一封装端子的第一连接、从第二晶体管栅极到第二封装端子的第二连接以及从第二晶体管源极到第三封装端子的第三连接，其中封装端子之一包括管芯附接焊盘端子。例如，第二晶体管源极可以连接到该管芯附接焊盘端子。这使得电路能够设置在三端子封装中，因为管芯附接焊盘(即，封装的引线框/线框端子连接)可以用于外部电路连接之一。例如，衬底组件可以设于3-端子TO220封装中，该封装具有连接到源极而不是漏极的主引线框(连接了热沉的器件接头)。将该接头连接到源极降低了对快速切换器件(例如GaN)而言重要的EMI，并且由于不再需要对热沉的电隔离，也降低了散热的成本。相同的热沉可以连接到多个器件。这使得第二晶体管可以是漏极处于底部的垂直器件。衬底可以包括陶瓷衬底。第一晶体管可以包括焊料凸块，并倒装接合到衬底上。第二晶体管可以包括连接到衬底的连接接线柱(clip)。这样，可以对每个晶体管到衬底的连接进行单独优化。该电路可以包括安装在衬底上的其它部件。这些其它部件可以包括：电本文档来自技高网...

【技术保护点】
一种级联晶体管电路，包括：第一耗尽型晶体管(40)，其漏极(50)用于连接到高电源线；第二硅MOSFET(42)，其漏极连接到第一晶体管(40)的源极，其源极用于连接到低电源线；衬底(43)，第一耗尽型晶体管(40)和第二硅MOSFET(42)安装在该衬底(43)上，衬底(43)具有提供第一耗尽型晶体管的源极与第二硅MOSFET的漏极之间的连接的导电轨道(44)；其中第一耗尽型晶体管(40)包括高电子迁移率晶体管或结型栅场效应晶体管。

【技术特征摘要】
2012.12.17 EP 12197535.31.一种级联晶体管电路，包括：第一耗尽型晶体管(40)，其漏极(50)用于连接到高电源线；第二硅MOSFET(42)，其漏极连接到第一晶体管(40)的源极，其源极用于连接到低电源线；衬底(43)，第一耗尽型晶体管(40)和第二硅MOSFET(42)安装在该衬底(43)上，衬底(43)具有提供第一耗尽型晶体管的源极与第二硅MOSFET的漏极之间的连接的导电轨道(44)；其中第一耗尽型晶体管(40)包括高电子迁移率晶体管或结型栅场效应晶体管。2.根据权利要求1所述的级联晶体管电路，形成为封装器件，具有从第一耗尽型晶体管漏极(50)到第一封装端子的第一连接、从第二硅MOSFET栅极(56)到第二封装端子的第二连接以及从第二硅MOSFET源极(52)到第三封装端子的第三连接，其中封装端子之一包括管芯附接焊盘端子。3.根据权利要求2所述的级联晶体管电路，其中第二硅MOSFET源极(52)连接到管芯附接焊盘端子。4.根据权利要求2或3所述的级联晶体管电路，包括三端子封装。5.根据权利要求1...

【专利技术属性】
技术研发人员：菲利普·鲁特尔，简·雄斯基，马塞厄斯·罗斯，
申请(专利权)人：耐智亚有限公司，
类型：发明
国别省市：荷兰,NL