The invention relates to an ultra wideband receiver synchronization method based on FPGA parallel processing, which comprises the following steps: 1) set a bit quantization module, parallel sliding module and data output module in the judgment of UWB receiver frame synchronization module; the receiver uses zero frequency method by two ADC converter will receive the analog signal to digital after entering FPGA, through high-speed serial parallel conversion module 1 is divided into 4 string and conversion; 2) parallel digital signal into a bit quantization module of the receiver of a bit quantization; 3) by digital signal bit quantization processed into digital signal parallel sliding sliding module; 4) sliding correlation the decision data output module the data after the square and after the maximum search related peak time synchronization. The invention can solve the problem that the processing speed of the high band sampling rate of the ultra wideband signal in the FPGA is limited, and can be widely applied in the field of communication technology.
【技术实现步骤摘要】
一种基于FPGA并行处理的超宽带接收机同步方法
本专利技术涉及一种通信
中多载波正交频分复用超宽带(multiband-OFDM-ultrawideband,MB-OFDM-UWB)接收机的信号同步接收方法,特别是关于一种基于FPGA并行处理的超宽带接收机同步方法。
技术介绍
按照FCC对超宽带信号的新定义,只要瞬时信号带宽大于500MHz即可,对信号形式没有具体限制。因此,利用OFDM(正交频分复用技术)实现超宽带系统是一个重要的发展方向。MB-OFDM-UWB采用大量的正弦子载波进行并行传输,每个子载波单独进行调制,均可看作一个窄带信号,所有子载波信号占据的总带宽超过500MHz。而接收机的同步对于任何数字通信系统来说都是一个根本的任务,没有精确的同步很难对传输的数据进行可靠的恢复,对于MB-OFDM-UWB系统来说更是如此。然而超宽带接收机的基带采样率过高,受限于FPGA处理时钟速度,需要采用多路并行的方式对接收信号进行同步。
技术实现思路
针对上述问题,本专利技术的目的是提供一种基于FPGA并行处理的超宽带接收机同步方法,该方法是以ECMA368为标准的基于OFDM方式的超宽带接收机的信号同步接收方法,解决超宽带信号的高采样率在FPGA中处理速度受限的问题,进而提高处理速度。为实现上述目的,本专利技术采取以下技术方案:一种基于FPGA并行处理的超宽带接收机同步方法,其包括以下步骤:1)在超宽带接收机的帧同步模块内设置一比特量化模块、并行滑动相关模块和判决数据输出模块;且超宽带接收机的接收端采用零中频方法,通过两路ADC转换器将接收到的两路模拟信号 ...
【技术保护点】
一种基于FPGA并行处理的超宽带接收机同步方法,其包括以下步骤:1)在超宽带接收机的帧同步模块内设置1比特量化模块、并行滑动相关模块和判决数据输出模块;且超宽带接收机的接收端采用零中频方法,通过两路ADC转换器将接收到的两路模拟信号进行数字化后,数字信号进入FPGA后通过FPGA内置的高速串并转换模块进行1分4的串并转换后进入后续的并行同步接收;并行同步接收的输入端为实部四路信号,虚部四路信号,每一路同步头有效数据长度为32个;2)并行数字信号进入接收机内的1比特量化模块,由1比特量化模块对接收的数字信号进行1比特量化;3)经1比特量化处理后的数字信号进入接收机内的并行滑动相关模块实现数字信号滑动相关;所述并行滑动相关模块包括移位寄存模块和乘累加模块,所述移位寄存模块是通过采用八个移位寄存器对实部、虚部各四路1比特量化后数字信号进行移位寄存,实现滑动过程;每一路移位寄存器深度为32;新接收1比特量化后数字信号进入移位寄存器的最高位,其余1比特量化后数字信号向低位依次移一位;各个移位寄存器结构相同;4)接收机内的判决数据输出模块对滑动相关后的数据求平方和后进行最大值搜寻,当出现相关峰时即 ...
【技术特征摘要】
1.一种基于FPGA并行处理的超宽带接收机同步方法,其包括以下步骤:1)在超宽带接收机的帧同步模块内设置1比特量化模块、并行滑动相关模块和判决数据输出模块;且超宽带接收机的接收端采用零中频方法,通过两路ADC转换器将接收到的两路模拟信号进行数字化后,数字信号进入FPGA后通过FPGA内置的高速串并转换模块进行1分4的串并转换后进入后续的并行同步接收;并行同步接收的输入端为实部四路信号,虚部四路信号,每一路同步头有效数据长度为32个;2)并行数字信号进入接收机内的1比特量化模块,由1比特量化模块对接收的数字信号进行1比特量化;3)经1比特量化处理后的数字信号进入接收机内的并行滑动相关模块实现数字信号滑动相关;所述并行滑动相关模块包括移位寄存模块和乘累加模块,所述移位寄存模块是通过采用八个移位寄存器对实部、虚部各四路1比特量化后数字信号进行移位寄存,实现滑动过程;每一路移位寄存器深度为32;新接收1比特量化后数字信号进入移位寄存器的最高位,其余1比特量化后数字信号向低位依次移一位;各个移位寄存器结构相同;4)接收机内的判决数据...
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