利用并行扫描测试数据输入和输出测试多核集成电路制造技术

本公开涉及利用并行扫描测试数据输入和输出测试多核集成电路.测试具有一组名义上相似的核和不同的核所共用的成对的测试数据输入(TDI)和测试数据输出(TDO)焊盘的集成电路(IC).依据相应的TDI信号，不同核中的并行的相似的扫描链提供响应信号。向TDO焊盘提供对应的组合TDO信号。在不存在缺陷的情况下，组合TDO信号与来自不同的核中的相应的链的响应信号相同并且与相应的预期响应信号相同地被断言和去断言。所述核中的至少一个存在缺陷的情况下，组合TDO信号与相应的预期响应信号不同。如果结果是不合格，那么使用IC中的提供来自所选择的核的响应信号的诊断模块，ATE可以识别有缺陷的核。

Testing multicore integrated circuits using parallel scan test data input and output

The invention relates to the use of parallel scan test data input and output test of multi-core integrated circuit. The test group has a name similar to nuclear test data and different kernel shared pairs of input (TDI) and test data output (TDO) integrated circuit pad (IC). On the basis of the corresponding TDI signals, different in the nucleus of similar parallel scan chains provide a response signal. Provide a corresponding combination TDO signal to the TDO pad. In the absence of a defect, the combined TDO signal is the same as the response signal from the corresponding chain in the different cores, and is asserted and asserted the same as the corresponding expected response signal. In the case of at least one defect in the nucleus, the combined TDO signal is different from the corresponding desired response signal. If the result is not qualified, then the ATE can identify the defective kernel using the diagnostic module in IC providing the response signal from the selected kernel.

【技术实现步骤摘要】
利用并行扫描测试数据输入和输出测试多核集成电路
本专利技术涉及多核集成电路，并且更具体地，涉及利用并行扫描测试数据输入和输出测试多核集成电路.
技术介绍
通常使用自动测试设备(ATE)在制造期间测试集成电路(IC)以检测硬件缺陷。被测装置(DUT)可以具有便于自动测试的可测试性设计(DFT)特征.DFT特征通常包括扫描测试能力，在其中IC的元件(如锁存器或触发器)暂时被连接在扫描链中以测试元件的功能。在测试模式操作期间，测试数据输入信号被施加至测试数据输入(TDI)焊盘以通过扫描链将测试图案移动(shift)至IC中。在一个或多个捕获时钟周期期间，DUT返回至功能操作，而产生的信号通过扫描链被移出至测试数据输出(TDO)焊盘并与预期的有效输出进行核对。广泛用于IC(和其它电路)的自动测试的一个工业标准是联合测试行动组(JTAG)标准的IEEE1149.1标准测试访问端口和边界扫描架构.多核IC具有确保给定的电路功能的多于一个的核，诸如中央处理器核(CPU)、数字信号处理器(DSP)、串行器/解串器(SerDes)、锁相环路(PLL)，数模转换器(DAC)、模数转换器(ADC)和物理层单元(PHY)。扫描测试这种多核IC通常包括测试在测试模式中各个被配置为具有多个扫描链的多个核.常规方法为每个核的m个链提供m个TDI焊盘和m个TDO焊盘，而为n个核提供总共2×m×n个TDI焊盘和TDO焊盘。然而，减少连接焊盘的数量因而减少IC上的外部管脚或引线的数量是重要的，尤其对于某些类型的装置而言。另一常规方法仅使用m个TDI焊盘和m个TDO焊盘，这m个TDI焊盘和m个TDO焊盘为所有核共用，但对核逐一施加测试数据，这使得测试时间乘以了核的数量n.相同类型的多核IC的核通常具有名义上相似的(nominallysimilar)功能特性，并且由通过核中相似的扫描链移动的相似的TDI测试图案来测试。另一常规方法为每个名义上相似的核中的m个相似的链提供m个共用的TDI焊盘并且同时对所有核中的相应的链并行施加TDI信号.此方法避免了增加测试时间.然而，每个链和每个核仍然有各自的TDO焊盘，使得对于n个核存在总共m×(n+1)个TDI焊盘和TDO焊盘.使用共用的扫描TDI焊盘和共用的扫描TDO焊盘同时时多核IC的名义上相似的核并行地进行扫描测试将是有利的.附图说明通过参照对附图中所示的本专利技术的实施例的以下说明可以更好地理解本专利技术及其目的和优势。附图中的元件以简明和清楚的方式例示，而不一定按比例绘制。图1是其中可以实现本专利技术的多核集成电路的示意性框图（现有技术）；图2是根据本专利技术的实施例的多核集成电路的示意性框图；以及图3是根据本专利技术的实施例的测试多核集成电路的方法的流程图.具体实施方式图1例示了其中可以实现本专利技术并且可以由本专利技术的方法对其进行测试的集成电路(IC)100.IC100包括具有与存储器104耦接的处理器核1、2、3和4的多核处理器102以及与存储器104耦接的额外的存储器或储存器106.IC100还包括显示装置输出108、输入/输出接口110和软件112。软件112包括操作系统软件114、应用程序116和数据118.IC100一般是本领域已知的，除了当其与自动测试设备(ATE)120耦接时使其能由本专利技术的方法来测试的适应性改变.当在处理器102上运行软件或程序时，处理器变为“用于”执行在处理器102上运行的软件或应用代码的步骤或指令的“装置”。即，如本领域技术人员已知的，对于不同的指令和与指令相关联的不同数据，由于不同的寄存器值等导致处理器102的内部电路呈观不同状态。因此，本文所说明的任何“用于……的装置(means-for)”结构都与处理器102执行本文所公开的方法的步骤时的处理器102相关.图2例示了根据本专利技术的实施例的多核IC200。IC200包含一组名义上相似的核CORE1至COREn.在IC200中示出了四个核，但是所述IC可以具有不同数量的核。应当理解，名义上相似的核具有名义上相似的功能特性，但由于制造容差而可能具有差异。特别是，有缺陷的核将不同于没有缺陷的核.IC200还包含该组的不同的核CORE1至COREn所共用的成对的测试数据输入焊盘TDICHAIN1至TDICHAINm和测试数据输出焊盘TDOCHAIN1至TDOCHAINm、以及相应的预期响应输入焊盘EXPECTEDRESPONSECHAIN1至EXPECTEDRESPONSECHAINm。在测试模式中核CORE1至COREn每个可配置为具有多个扫描链CHAIN1至CHAINm，其中不同核CORE1至COREn中的相似的扫描链共同连接至对应的TDI焊盘TDICHAIN1至TDICHAINm，并且将来自不同核的响应信号CHAIN1_CORE1至CHAINm_COREn依据施加至对应的共用TDI焊盘的相应的TDI信号TDI1至TDIm来提供.用于不同扫描链CHAIN1至CHAINm的对应的联结(coniunction)模块202_1、204_1、206_1至202_m、204_m、206_m向TDO焊盘TDOCHAIN1至TDOCHAINm提供对应的组合TDO信号TDOl至TDOm，在不存在缺陷的情况下，组合TDO信号TDOl至TDOm与来自不同核CORE1至COREn中的相应的链的响应信号CHAIN1_CORE1至CHAINm_COREn相同地并且与对相应的扫描链CHAIN1至CHAINm的预期响应输入焊盘EXPECTEDRESPONSECHAIN1至EXPECTEDRESPONSECHAINm施加的预期响应信号相同地被断言和去断言.在核CORE1至COREn中的至少一个中存在缺陷的情况下，组合TDO信号TDO1至TDOm与相应的扫描链CHAIN1至CHAINm的预期响应信号不同地被断言和去断言.组合TDO信号TDO1至TDOm在ATE120中被接收.如果不存在缺陷，那么由于各个核CORE1至COREn名义上相似，细合TDO信号TDO1至TDOm与不同核的各自响应相同。与还施加到输入焊盘EXPECTEDRESPONSECHAIN1至EXPECTEDRESPONSECHAINm的预期响应信号的比较使ATE120能够让IC200的全部核CORE1至COREn并行通过此测试.在结果是通过的情况下该测试的持续时间等同于对于n个核以及每个核m条链的具有总共2×m×n个TDI和TDO焊盘的常规方案，或者等同于在相应的扫描链共享不同核的TDI焊盘的情况下具有总共(n+1)×m个TDI和TDO焊盘的常规方案.然而，本专利技术的测试在IC200中仅需要3m个测试焊盘，包括TDI和TDO焊盘以及用于预期响应信号的输入焊盘.通过增加不同的扫描链的数量并且减小扫描链的长度，测试焊盘的节省可用于测试时间的减少。可替代地，IC200中的多核测试节省的测试焊盘可被分配为同时测试IC中的其它模块。测试焊盘的数量不随IC中核的数量n增加而增加，使得IC200中的核越多，节省的测试焊盘就越多。IC通常具有4个、8个或更多核，并且未来IC中核的数量可能还会增加.核CORE1至COREn名义上相似并且具有相同的制造工艺和硬化(hardening).如果一个核是有缺陷的，那本文档来自技高网...

【技术保护点】
一种多核集成电路，包含：一组名义上相似的核；为所述组的不同的核所共用的成对的测试数据输入(TDI)焊盘和测试数据输出(TDO)焊盘、以及相应的预期响应输入焊盘；其中所述核中的每一个在测试模式中能配置有多个扫描链，其中不同的核中的相似的扫描链被共同连接至对应的TDI焊盘，并且根据施加至对应的共用的TDI焊盘的相应的TDI信号提供来自不同的核的响应信号；用于不同的扫描链的对应的联结模块，向所述TDO焊盘提供对应的组合TDO信号，在不存在缺陷的情况下，所述组合TDO信号与来自不同的核中的相应的链的响应信号相同地、并且与向相应的扫描链的预期响应输入焊盘施加的预期响应信号相同地被断言和去断言；其中，在所述核中的至少一个中存在缺陷的情况下，所述组合TDO信号与相应的扫描链的预期响应信号不同地被断言和去断言。

【技术特征摘要】
1.一种多核集成电路，包含：一组名义上相似的核；为所述组的不同的核所共用的成对的测试数据输入(TDI)焊盘和测试数据输出(TDO)焊盘、以及相应的预期响应输入焊盘；其中所述核中的每一个在测试模式中能配置有多个扫描链，其中不同的核中的相似的扫描链被共同连接至对应的TDI焊盘，并且根据施加至对应的共用的TDI焊盘的相应的TDI信号提供来自不同的核的响应信号；用于不同的扫描链的对应的联结模块，向所述TDO焊盘提供对应的组合TDO信号，在不存在缺陷的情况下，所述组合TDO信号与来自不同的核中的相应的链的响应信号相同地、并且与向相应的扫描链的预期响应输入焊盘施加的预期响应信号相同地被断言和去断言；其中，在所述核中的至少一个中存在缺陷的情况下，所述组合TDO信号与相应的扫描链的预期响应信号不同地被断言和去断言。2.根据权利要求1所述的集成电路，还包含：用于识别有缺陷的核的诊断模块，并且当诊断模式激活时，所述诊断模块向TDO焊盘提供来自所选择的核的响应信号。3.根据权利要求2所述的集成电路，其中所述诊断模块在诊断模式中向所述TDO焊盘提供来自所选择的核的响应信号，而当诊断模式去激活时，所述诊断模块向所述TDO焊盘提供来自所述联结模块的组合TDO信号。4.根据权利要求3所述的集成电路，其中所述诊断模块包含对应的核选择多路复用器和对应的诊断选择多路复用器，所述核选择多路复用器依据核选择信号为每个相应的链选择来自所选择的核的响应信号，所述诊断选择多路复用器依据诊断信号而在测试模式中为每个相应的链选择来自所述核选择多路复用器的输出或者在诊断模式中为每个相应的链选择来自所述诊断选择多路复用器的输出。5.根据权利要求1所述的集成电路，其中用于不同的扫描链的联结模块包含对应的第一联结模块和第二联结模块，其中用于不同的扫描链的所述第一联结模块向所述TDO焊盘提供对应的第一组合TDO信号，在不存在缺陷的情况下，所述第一组合TDO信号与来自不同的核中的相应的链的响应信号相同地、并且与向相应的扫描链的预期响应输入焊盘施加的预期响应信号相同地被断言，并且其中用于不同的扫描链的第二联结模块向所述TDO焊盘提供对应的第二组合TDO信号，在不存在缺陷的情况下，所述第二组合TDO信号与来自不同的核中的相应的链的响应信号相同地、并且与相应的扫描链的预期响应信号相同地被去断言。6.根据权利要求5所述的集成电路，其中所述第一联结模块包括接收来自所述组的核的响应信号的用于每个链的对...

【专利技术属性】
技术研发人员：郝志勇，周宇亮，朱永峰，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国,US