12通道收发变频信道装置制造方法及图纸

本发明专利技术属于变频信道领域，具体涉及实现微小型化设计的多通道收发组件，包括变频接收模块、发射激励模块、频综模块和电源模块，整体分为上下两层结构，其中上层包括电源模块、频综模块和发射激励模块，下层为变频接收模块。本发明专利技术实现的12通道变频收发处于射频段，在同类设计中具有体积小、重量轻、可靠性高的特点。

【技术实现步骤摘要】

本专利技术属于变频信道领域，具体涉及实现微小型化设计的多通道收发组件。
技术介绍
变频信道位于天线与处理机之间。在无线通信链路中处于关键模块。其主要完成射频信号变换到中频接收所需信号和中频发射信号变换到射频输出信号。通常变频信道设计采用的混合集成方式实来现。采用这种方式设计多路变频信道时零部件繁多，产品体积较大，重量大，可靠性低。这些问题都严重影响现代无线通信的发展。现有专利如专利申请号为：CN201320269285.X，申请日为2013.05.17，名称为“一种DTMB系统中的多信道变频处理器”的专利技术专利，其
技术实现思路
如下：本技术涉及一种DTMB系统中的多信道变频处理器，结构包括：信号输入端口、宽带滤波器、低噪声放大器、六分配器、多信道变频处理器、六混合器、信号输出端口，其特征在于：所述多信道变频处理器由六个规格相同的信道变频处理单元构成，所述信号输入端口与宽带滤波器、低噪声放大器、六分配器、多信道变频处理器、六混合器、信号输出端口依次相连接。再如专利申请号为CN201520947674.2，申请日为2015.11.24，名称为“一种基于数字上变频器的八信道发射机”的技术专利，其
技术实现思路
如下：本技术公开一种基于数字上变频器的八信道发射机，它包括DSP数字信号处理器，DSP数字信号处理器分别连接MCU控制器、CPLD可编程逻辑器件、ADC模数转换器、DUC1数字上变频器和DUC2数字上变频器，MCU控制器外接有串口RS232，CPLD可编程逻辑器件分别连接TCXO、双口RAM、ADC、DSP、DUC1、DUC2、Flash和DAC，ADC模数转换器和DSP数字信号处理器之间还连接有电平转换器，DSP数字信号处理器外接Flash，DUC1数字上变频器外接DAC数模转换器。上述两专利问题件虽然都实现了多通道的信号变频，但是都属于中高频信号的处理，软件无线电技术依赖度较高，在射频微波段不适用该技术来进行信号变频处理。
技术实现思路
为了改善传统多路变频信道设计缺点，提高产品可靠性，本专利技术提出一种12通道收发变频信道。一种12通道收发变频信道装置，其特征在于：包括变频接收模块、发射激励模块、频综模块和电源模块，整体分为上下两层结构，其中上层包括电源模块、频综模块和发射激励模块，下层为变频接收模块。所述电源模块包括DC-DC与LDO。所述频综模块包括时钟单元、S本振、X本振和FPGA单元；所述时钟单元包括了恒温晶振、放大电路及功分电路，恒温晶振产生100MHz的时钟信号，然后输出进入后级放大电路进行信号电平的放大，放大后的时钟信号进去功分电路的输入端，经功分电路后分三路输出，分别供给S本振、X本振和FPGA单元作为时钟参考信号，时钟单元主要为本振及FPGA提供基本时钟信号。所述S本振包括鉴相器、运放以及VCO，鉴相器输出的鉴相电压经过运放构成的环路滤波器后输出，进入VCO的电压调谐端，VCO根据调谐电压值输出S本振信号，同时输出的本振信号将分出一个支路反馈给鉴相器，构成一个锁相环路，从而实现S本振信号的输出；所述X本振包括鉴相器、运放、VCO以及倍频器，同S本振单元一样鉴相器输出的鉴相电压经过运放构成的环路滤波器后输出，进入VCO的电压调谐端，VCO根据调谐电压值输出X本振信号，同时输出的本振信号将分出一个支路反馈给鉴相器，构成一个锁相环路，从而实现X本振信号的输出；所述FPGA单元包括了FPGA芯片、配置芯片和复位芯片，配置芯片和复位芯片通过SPI接口与FPGA芯片相连接，FPGA单元主要为两路本振提供数据命令。所述变频接收模块包括了射频单元和中频单元，所述变频接收模块由四个3通道子模块组成12通道模块，每个子模块里面包括采用LTCC工艺实现的三路收发，所述射频单元为收发公共支路，包括第一放大器，第二放大器，第一滤波器，第二滤波器，第一衰减器和第一混频器，其依次通过50欧姆阻抗带线进行串行连接，其中第一混频器实现接收信号第一次变频与发射信号的第二次变频；采用微波多层板工艺的所述中频单元实现的12路接收信号的第二次变频，所述中频单元包括第一开关，第三放大器，第四放大器，第五放大器，第六放大器，第三滤波器，第四滤波器，第二混频器和第一温补衰减器，其依次通过50欧姆阻抗带线进行串行连接。其中第二混频器实现接收信号第二次变频。所述发射激励模块主要实现发射第一次变频部分电路，包括第七放大器，第二衰减器，第八放大器，第五滤波器，第六滤波器，第三混频器和第一功分器，其依次通过50欧姆阻抗带线进行串行连接，其中第三混频器实现发射信号第一次变频，该路输出由12路功分器分成12路，然后连接后级射频收发公共支路。本专利技术的有益效果：1、本专利技术实现的12通道变频收发处于射频段，在同类设计中具有体积小、重量轻、可靠性高的特点。2、本专利技术由上层电源模块、频综模块、发射激励模块，下层变频接收模块。两层结构组合，它们通过绝缘子穿透墙壁实现上下互连互通，这样使得整体结构更加紧密，实现整体体积仅为265mm*275mm*41mm。3、射频单元部分为收发公共支路，这样设计空间结构和器件数量上可节省很多，实现体积与成本的双重压缩。4、射频单元使用了LTCC工艺，进一步实现了高度集成化、小型化，提高了产品的可靠性。附图说明图1为本专利技术整体示意图。图2为本专利技术12路收发通道示意图。附图中：变频接收模块1、发射激励模块2、频综模块3，电源模块4；射频单元11，中频单元12；时钟单元31、S本振32、X本振33，FPGA单元34。图2所示中，A1为第一放大器，A2为第二放大器，A3为第三放大器，A4为第四放大器，A5为第五放大器，A6为第六放大器，A7为第七放大器，A8为第八放大器，BPF1为第一滤波器，BPF2为第二滤波器，BPF3为第三滤波器，BPF4为第四滤波器，BPF5为第五滤波器，BPF6为第六滤波器，MTVA1为第一温补衰减器，MTVA2为第二温补衰减器，MIX1为第一混频器，MIX2为第二混频器，MIX3为第三混频器，KG1为第一开关，DIV1为第一功分器，ATT1为第一衰减器。具体实施方式实施例1一种12通道收发变频信道装置包括变频接收模块1、发射激励模块2、频综模块3和电源模块4，整体分为上下两层结构，其中上层包括电源模块4、频综模块3和发射激励模块2，下层为变频接收模块1。本专利技术实现的12通道变频收发处于射频段，在同类设计中具有体积小、重量轻、可靠性高的特点。实施例2一种12通道收发变频信道装置包括变频接收模块1、发射激励模块2、频综模块3和电源模块4，整体分为上下两层结构，其中上层包括电源模块4、频综模块3和发射激励模块2，下层为变频接收模块1。电源模块4包括DC-DC与LDO。频综模块3包括时钟单元31、S本振32、X本振33和FPGA单元34；所述时钟单元31包括了恒温晶振、放大电路及功分电路，恒温晶振产生100MHz的时钟信号，然后输出进入后级放大电路进行信号电平的放大，放大后的时钟信号进去功分电路的输入端，经功分电路后分三路输出，分别供给S本振32、X本振33和FPGA单元34作为时钟参考信号，时钟单元31主要为本振及FPGA提供基本时钟信号。所述S本振32包括鉴相器、运放以及VCO，鉴相器输出的鉴相电压经过本文档来自技高网...

【技术保护点】
一种12通道收发变频信道装置，其特征在于：包括变频接收模块（1）、发射激励模块（2）、频综模块（3）和电源模块（4），整体分为上下两层结构，其中上层包括电源模块（4）、频综模块（3）和发射激励模块（2），下层为变频接收模块（1）。

【技术特征摘要】
1.一种12通道收发变频信道装置，其特征在于：包括变频接收模块（1）、发射激励模块（2）、频综模块（3）和电源模块（4），整体分为上下两层结构，其中上层包括电源模块（4）、频综模块（3）和发射激励模块（2），下层为变频接收模块（1）。2.根据权利要求1所述的12通道收发变频信道装置，其特征在于：所述电源模块（4）包括DC-DC与LDO。3.根据权利要求1所述的12通道收发变频信道装置，其特征在于：所述频综模块（3）包括时钟单元（31）、S本振（32）、X本振（33）和FPGA单元（34）；所述时钟单元（31）包括了恒温晶振、放大电路及功分电路，恒温晶振产生100MHz的时钟信号，然后输出进入后级放大电路进行信号电平的放大，放大后的时钟信号进去功分电路的输入端，经功分电路后分三路输出，分别供给S本振（32）、X本振（33）和FPGA单元（34）作为时钟参考信号，时钟单元（31）为本振及FPGA提供基本时钟信号，所述S本振（32）包括鉴相器、运放以及VCO，鉴相器输出的鉴相电压经过运放构成的环路滤波器后输出，进入VCO的电压调谐端，VCO根据调谐电压值输出S本振（32）信号，同时输出的本振信号将分出一个支路反馈给鉴相器，构成一个锁相环路，从而实现S本振（32）信号的输出；所述X本振（33）包括鉴相器、运放、VCO以及倍频器，同S本振（32）单元一样鉴相器输出的鉴相电压经过运放构成的环路滤波器后输出，进入VCO的电压调谐端，VCO根据调谐电压值输出X本振（33）信号，同时输出的本振信号将分出一个支...

【专利技术属性】
技术研发人员：章圣长，王劲松，
申请(专利权)人：成都瑞迪威科技有限公司，
类型：发明
国别省市：四川;51