自主地控制处理器的缓冲器制造技术

在一实施例中，设备包括输入/输出(I/O)缓冲器以将逻辑单元耦合到经衬垫耦合的另一装置，并且包括耦合到I/O缓冲器的逻辑以检测在衬垫上的值以及响应于进入架构状态而控制I/O缓冲器以提供所述值到衬垫。本文还描述和要求保护其它实施例。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
现代集成电路(IC)经引脚或衬垫（pad）耦合到平台的其它装置，而引脚或衬垫经连接将IC接合到在一个或更多个电路板上路由的互连。电输入/输出(I/O)衬垫争用是不期望的I/O衬垫状态，在该状态中，耦合到衬垫的多于一个装置尝试同时在衬垫上设置相反的值。I/O衬垫争用导致错误操作，损坏硬件和从供应电压到接地的直流电流(DC)短路路径，从而导致备用泄漏电流急剧增大，这在使用电池供电操作的便携式装置中特别不期望。附图说明图1是根据本专利技术的实施例的输入/输出(I/O)缓冲器的框图。图2是根据本专利技术的实施例的控制逻辑实现的框图。图3是根据本专利技术的实施例的用于控制缓冲器的方法的流程图。图4是根据本专利技术的实施例，详细示出在采样、生成和编程缓冲器的一个或更多个可控元件中执行的操作的框图。图6是根据本专利技术的实施例的处理器的框图。图7是根据本专利技术的实施例的系统的框图。图8是根据本专利技术的另一实施例的处理器的框图。具体实施方式在许多情况下，诸如处理器或片上系统(SoC)的通用输入/输出(GPIO)双向衬垫能够配置（方向——输入或输出，衬垫状态——高或低）成用作到除平台的其它外设装置外，到照相机、调制解调器、存储装置和音频装置的接口。通常，使用在一个或更多个控制寄存器存储的值，对GPIO衬垫配置（状态，方向和长度）进行编程。这些寄存器具有在某些架构状态（例如，reset_deassertion、备用断言和powergood_assertion）期间能够使用软件/固件流程重写的硬件默认值。一般情况下，SoC固件代码或基于软件的I/O装置驱动器将根据其特定用例配置I/O衬垫方向、缓冲器长度和备用状态。然而，现有GPIO编程流程由于完全由人工进行，因此，它既耗时又易于出错。此类编程从板/平台小组决定产品配置并且选择不同供应商的装置连接到I/O衬垫开始。SoC软件小组然后将与平台小组协作以将配置解码，并且将代码控制器寄存器值传递到编程到SoC中的固件镜像中。SoC备用期间错误编程的I/O衬垫能够导致电衬垫争用，这增大了泄漏电流，并且消耗电池寿命。此类错误编程也能够造成在SoC上电期间难以调试功能故障情况，甚至是难以调试简单的I/O配置改变。实施例基于当前架构状态，检测和正确地配置I/O衬垫状态。因此，能够避免在最终硬件设计上乏味的人工调试、功率和功能性相关。更具体地说，在诸如备用状态的至少某些架构状态期间，能够自主控制和生成GPIO衬垫值和方向。技术适应平台上I/O衬垫用例，并且只驱动架构和电正确的I/O衬垫状态。根据一实施例的技术能够在使用有限态机(FSM)并且集成到I/O控制器中的硬件中实现。自动和硬件控制允许采样和驱动方案是自适应性、正确的，并且实现快速周转时间。通过避免电衬垫争用，消除了不必要的泄漏电流。使用本专利技术的实施例，控制器能够智能适应或解决I/O衬垫的配置。双向GPIO衬垫能够具有多个驱动器。在SoC的上下文中，衬垫能够由SoC侧或板上端点装置驱动。如果将I/O衬垫驱动高，则SoC不应尝试例如经使用下拉装置在衬垫上设低，且反之亦然。实施例用于在以确保无衬垫争电的方式使用一个或更多个弱拉阻抗装置驱动某个状态到衬垫之前，对I/O衬垫电压进行采样。以此方式，避免了GPIO衬垫编程对密集人工介入的需要。如上简要描述的，通常，此人工编程包括在插板/平台工程小组与软件工程小组之间的协作。在通过人工检查数据表和接口电规范而捕捉期望的衬垫值时，将它编程到SoC中。几个小组协作，并且迭代循环步骤几次，直至实现功率优化和功能稳定的设置。此过程极其耗时，并且在选择不同装置供应商或者甚至插板配置稍微改变时要重复进行。相反，实施例适应稳定的I/O衬垫状态，而不考虑插板配置或装置选择。在SoC进入例如系统备用状态、重置去断言等的任何架构状态前，对I/O电压进行采样，并且将适当的值驱动到衬垫。现在参照图1，图中所示是根据本专利技术的实施例的输入/输出(I/O)缓冲器的框图。如图1所示，缓冲器10是通用I/O(GPIO)缓冲器。GPIO缓冲器10具有能够由数字信号控制的模拟前端(AFE)定制电路块。虽然本文中描述的实施例是关于通用I/O缓冲器，但要理解的是，本专利技术的范围在此方面不受限制，并且本文中描述的控制机制同样适用于其它类型的缓冲器。通常，缓冲器在缓冲器作为其一部分的IC的一个或更多个逻辑单元与经某一类型的互连耦合到IC的一个或更多个其它装置之间耦合信号信息。为便于讨论，假设I/O缓冲器10是诸如多核处理器、SoC或其它类型的处理器装置的处理器的一部分。进而，假设处理器经例如在系统的电路板上路由的互连耦合到系统的另一IC或其它装置。在传送方向上，将要经I/O缓冲器传递的信息接收为在传送器20中的传送数据(tx_data)，传送器对信号进行调整，并且经I/O衬垫50将它输出，I/O衬垫50可以是任何类型的I/O引脚、表面安装垫或处理器的任何其它类型的传导元件以耦合到互连。为允许传送通信，将传送启用信号(tx_enable)耦合到传送器20以允许传送器在衬垫50上驱动强逻辑高值或低值。还如图所示，为允许在耦合传送器20到衬垫50的I/O线路25上存在某些状态，上拉（pullup）阻抗30和下拉（pulldown）阻抗40还在节点45耦合到线路25，节点45耦合到输出，而输出耦合到传送器20。在一实施例中，可使用例如具有在大约2欧到50千欧之间值的弱拉电阻器实现的这些阻抗装置经控制信号（分别为weakpullup_enable和weakpulldown_enable）控制以分别将衬垫50拉到逻辑高或低值。为此，上拉阻抗30可以可开关地耦合（例如，金属氧化物半导体场效应晶体管(MOSFET)或其它类型的开关）在供应电压节点（未示出）与在启用时的输出节点之间。而且下拉阻抗40可以可开关地耦合（例如，MOSFET或其它类型的开关）在参考电压节点（一般为接地）与在启用时的输出节点之间。还如图1所示，I/O缓冲器10允许经衬垫50接收来自系统的另一组件的输入信号信息。更具体地说，输入信息通过接收器60耦合，接收器60将收到数据(rx_data)形式的输入信号信息提供到处理器的给定一个或更多个逻辑单元。接收器60通过另一控制信号(rx_enable)被启用，从而允许接收器从衬垫50提供输入路径。虽然在图1的实施例中在此高级别示出，但要理解的是，本专利技术的范围在此方面不受限制，并且缓冲器的变化是可能的。现在参照图2，图中所示是根据本专利技术的实施例的控制逻辑实现的框图。如图2所示，电路100是处理器的一部分，如将处理器耦合到系统内一个或更多个其它装置的I/O控制器的一部分。通常，对于操作的某个功能模式，存在可以是处理器的任何类型的逻辑单元（如核、固定功能单元或I/O信号的另一生成器或使用者）的逻辑电路110。在许多情况下，电路110寻求在操作的正常功能模式期间输出或接收信息。因此，信号在逻辑电路110与控制逻辑130之间传递，控制逻本文档来自技高网...

【技术保护点】
一种设备，包括：输入/输出(I/O)缓冲器，用于将所述设备的逻辑单元耦合到经衬垫耦合到所述设备的装置；以及耦合到所述I/O缓冲器的逻辑，用于检测所述衬垫上的值，并且响应于进入所述设备的架构状态而控制所述I/O缓冲器提供所述值到所述衬垫。

【技术特征摘要】
【国外来华专利技术】1.一种设备，包括：
输入/输出(I/O)缓冲器，用于将所述设备的逻辑单元耦合到经衬垫耦合到所述设备的装置；以及
耦合到所述I/O缓冲器的逻辑，用于检测所述衬垫上的值，并且响应于进入所述设备的架构状态而控制所述I/O缓冲器提供所述值到所述衬垫。
2.如权利要求1所述的设备，还包括耦合到所述I/O缓冲器的配置存储装置，所述逻辑用于至少部分基于所述检测的值，对所述配置存储装置的至少一个字段进行编程。
3.如权利要求2所述的设备，其中所述至少一个字段包括存储用于耦合在供应电压节点与所述I/O缓冲器的输出节点之间的第一开关的控制值的第一字段，其中在闭合时，所述第一开关将允许上拉阻抗耦合到所述输出节点。
4.如权利要求3所述的设备，其中所述至少一个字段包括存储用于耦合在参考电压节点与所述I/O缓冲器的所述输出节点之间的第二开关的第二控制值的第二字段，其中在闭合时，所述第二开关将允许下拉阻抗耦合到所述输出节点。
5.如权利要求4所述的设备，其中所述至少一个字段包括存储启用信号以启用所述I/O缓冲器的传送器的第三字段。
6.如权利要求1所述的设备，其中所述逻辑将控制所述I/O缓冲器以在覆盖指示符活动时提供覆盖值到所述衬垫，其中软件驱动器将提供所述覆盖值。
7.如权利要求1所述的设备，其中所述架构状态包括进入低功率状态。
8.如权利要求1所述的设备，其中，所述I/O缓冲器包括：
传送器，用于接收信号和输出所述信号到所述衬垫；
上拉电阻，配置成可控地耦合在供应电压节点与所述传送器的输出节点之间；以及
下拉电阻，配置成可控地耦合在参考电压节点与所述传送器的所述输出节点之间。
9.如权利要求8所述的设备，其中所述I/O缓冲器还包括接收器以接收来自所述衬垫的第二信号以及将所述信号输出到所述逻辑单元。
10.一种系统，包括：
在集成电路(IC)中形成的处理器，所述处理器包括：
至少一个核；
具有功率管理逻辑的输入/输出(I/O)控制器；以及
耦合到所述I/O控制器的至少一个输入/输出(I/O)缓冲器，用于与耦合到所述处理器的一个或更多个装置传递信号信息，其中所述功率管理逻辑将接收所述处理器的至少一部分进入低功率状态的指示；对所述IC的衬垫上的值进行采样，所述衬垫耦合在所述至少一个I/O缓冲器与互连之间；确定所述值的状态；以及响应于所述值的所述状态，动态地控...

【专利技术属性】
技术研发人员：VK爱利亚斯，S拉马尼，AS托马，J刘，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US