分数N型锁相回路电路制造技术

提供了一种分数N型锁相回路(PLL)电路(104、600、800)。PLL电路(104、600、800)生成扩频时钟(SSC)，利用平均技术来抑制相位内插器非线性。PLL电路(600、800)包括具有混合有限脉冲响应(FIR)滤波的分数分频器(606、806)。此外，提供了用于混合FIR分数N型PLL电路(600、800)的小型且低功率分频器。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及电子电路的领域，具体涉及一种用于扩频时钟产生器的分数分频器型分数N型锁相回路。
技术介绍
扩频时钟(SpreadSpectrumClock，SSC)信号用于电子组件，以利于抑制电磁干扰。SSC信号根据期望的调制形状函数(例如正弦波、三角波等)而具有不同频率的时钟，前述不同频率通常在最小/最大值之间振荡。SSC信号可借由根据预定的调制频率及调制角度对锁相回路电路(PhaseLockedLoop,PLL)所产生的时钟信号频率进行调制而产生。积分三角调制器(sigma-deltamodulator)型分数N型锁相回路(fractional-NPLL)可用以产生SSC信号；然而，积分三角调制器的量化噪声会对锁相回路输出引发抖动(jitter)。
技术实现思路
实施例描述了使用分数N型锁相回路(PLL)的技术。某些实施例描述用于扩频时钟(SSC)产生器的分数分频器型分数N型锁相回路(PLL)，其利用相位平均技术来抑制相位内插器非线性。某些实施例基于具有混合有限脉冲响应(finiteimpulseresponse，FIR)滤波的分数分频器来描述分数N型锁相回路。某些实施例描述用于混合有限脉冲响应分数N型锁相回路的小型且低功率分频器。附图说明在所附附图中以示例但非限制性的方式图示本专利技术的实施例，在这些附图中，相同附图标记指代相同要素。图1为根据本专利技术的一实施例显示扩频时钟产生器电路。图2A为根据本专利技术的一实施例显示产生“mmd_clk”及延迟时钟“mmd_clk_d”信号的多模数分频器的概要示意图。图2B为根据本专利技术的一实施例显示多模数分频器及相位内插器的时序图。图3A为根据本专利技术的一实施例显示积分三角调制器分数N型锁相回路的组件。图3B为根据本专利技术的一实施例显示相位平均技术的波形。图4A及图4B为根据本专利技术的一实施例显示利用相位平均操作来抑制相位内插器非线性的电路。图5为根据本专利技术的一实施例显示扩频时钟(SSC)产生器电路。图6A至图6C为根据本专利技术的一实施例显示用以对量化噪声进行滤波的混合有限脉冲响应滤波组件。图7A为根据本专利技术的一实施例显示用于分数分频器的分频器控制逻辑。图7B及图7C为根据本专利技术的一实施例显示所使用的有限脉冲响应多相位分数分频器的功能。图8A至图8D为根据本专利技术的一实施例显示有限脉冲响应反馈分频器电路。图9为根据本专利技术的一实施例显示分数分频器的分频器控制逻辑。图10为根据本专利技术的一实施例显示包含利用SSC产生的信号的逻辑的装置或系统。具体实施方式本文描述了用于扩频时钟(SSC)产生器的分数分频器和分数N型锁相回路(PLL)的装置、系统和方法。在下文中，阐述了详细细节以提供对实施例的全面理解。然而，本领域的技术人员将认识到，本文所买哦书的技术可以在没有以下一个或更多细节的情况下实践、或者利用其它方法、组件、材料等来实践。在其他情况中，未详细示出或描述已知的结构、材料或操作，以避免模糊某些方面。于本专利技术的某些实施例中，积分三角调制器型分数N型锁相回路可用以产生扩频时钟(SSC)信号，其由电子组件使用以抑制电磁干扰(EMI)。积分三角调制器所产生的量化噪声可对锁相回路输出引发抖动；为了减少此量化噪声，本专利技术的实施例可利用下述的多相位分频器(multi-phasedividers)、有限脉冲响应(FIR)滤波器及数字模拟转换器(DAC)补偿技术。相位旋转器(Phaserotator)或相位内插器(PhaseInterpolator，PI)允许其采样时钟的相位得以以非常微小的增量进行调整。分数N型分频器允许锁相回路合成器得以具有比参考频率还细微的频率分辨率。分数分频器可包含一相位内插器，且若分频比步进(step)够细微则可用于整数锁相回路，或可用于积分三角型分数N型锁相回路以减少量化噪声；然而，相位内插器的非线性可能会在输出时钟频谱中造成突波(spurs)或混附波。如下所述，此处称为相位平均技术的程序用以抑制相位内插器的非线性，并移除输出时钟频谱中的突波及混附波。图1为根据本专利技术的一实施例显示扩频时钟产生器电路。于此实施例中，扩频时钟(SSC，spreadspectrumclock)产生电路100包含分数N型锁相回路(PLL)104，其显示进一步包含相位频率侦测器105，相位频率侦测器(phase-frequencydetector，PFD)105接收显示为“ref_clk”的参考时钟信号以及显示为“pi_out”的分数分频器110(将于下进一步叙述)输出。相位频率侦测器105可比较ref_clk及pi_out之间的频率及相位差异。例如，当ref_clk的上升边缘领先(或落后)于pi_out，则PFD105可产生一向上(或向下)脉冲，其持续时间等于其间的相位差异。PFD105显示成将向上及向下的信号提供至电荷泵106；回路滤波器107对向上(up)/向下(dn)脉冲进行滤波，并提供增加/降低的输出以控制压控振荡器(voltagecontrolledoscillator，VCO)108，于其中前述增加/降低的控制电压会增加/降低压控振荡器的振荡频率。显示为“vco_clk”的VCO108的输出为电路100的扩频时钟输出信号，且应与没有扩频时钟(SSC)调制的vco_clk相比。分数分频器110，于其中分频器数值每一段时间会改变，包含多模数分频器(Multi-ModulusDivider，MMD)112，其接收vco_clk，以及n位的相位内插器114，其接收来自于MMD的经除频时钟信号；每一组件显示成分别使用独立的控制字组—“mmd”及“ph<n-1:0>“。控制字组“mmd”控制MMD112的分频比，而控制字组“ph<n-1:0>”选择n位的相位内插器114的相位。上述控制字组来自于下述数字方块150的组件。此外，除了提供输出至PFD105以外，分数分频器110亦提供输出时钟“clk”至积分三角调制器120。如此图所示，数字方块150包含三个小部分—扩频时钟(SSC)形状产生器104、积分三角调制器120以及相位累加器(phaseaccumulator)(或用于分数分频器的相位控制逻辑)124。扩频时钟(SSC)形状产生器102提供一输出至积分三角调制器120。SSC形状产生器102显示成产生若干个输出信号(此处另称为代码)。“int.frac”代码为分频比，其中“int”为分频比的整数部分，而“frac”为分频比的分数部分。由于n位的相位内插器114用于分频器110，故分频器具有1/(2n)的步进。因此，“frac<k-n+1,0>”的下方位输入至积分三角调制器120，而积分三角调制器的输出增加回总和节点122处的上方位“frac<k-1:k-n>”及“int”(其中“frac”具有k的长度)。积分三角调制器120的输出的整数部分显示为“sdm_int”，而分数部分为“sdm_frac<n-1:0>”。代码“sdm_frac<n-1:0>”输入至相位累加器124(此处另称为相位旋转器)，其输出代码“ph<n-1:0>”。代码“ph<n-1:0>”控制n位的相位内插本文档来自技高网...

【技术保护点】
一种产生扩频时钟(SSC)的锁相回路(PLL)电路，包括：多个分数分频器，每个所述多个分数分频器均包含一多模数分频器(MMD)以及多个相位内插器(PI)，其中所述多模数分频器接收来自一压控振荡器(VCO)的输出并产生多个经除频时钟信号，其中所述多个相位内插器接收来自所述多模数分频器的所述经除频时钟信号并输出各自的分数分频器输出信号；以及一数字方块，包含一积分三角调制器，其中所述积分三角调制器输出用以产生一第一控制信号的一整数值，以用于将供每一所述多个分数分频器用的所述多模数分频器的分频比控制成相同数值，且输出用以产生一第二控制信号的一分数数值，以用于选择每一所述多个分数分频器的所述多个相位内插器的相位，使得每一所述分数分频器输出信号的平均相位匹配一期望相位步进。

【技术特征摘要】
【国外来华专利技术】1.一种产生扩频时钟(SSC)的锁相回路(PLL)电路，包括：多个分数分频器，每个所述多个分数分频器均包含一多模数分频器(MMD)以及多个相位内插器(PI)，其中所述多模数分频器接收来自一压控振荡器(VCO)的输出并产生多个经除频时钟信号，其中所述多个相位内插器接收来自所述多模数分频器的所述经除频时钟信号并输出各自的分数分频器输出信号；以及一数字方块，包含一积分三角调制器，其中所述积分三角调制器输出用以产生一第一控制信号的一整数值，以用于将供每一所述多个分数分频器用的所述多模数分频器的分频比控制成相同数值，且输出用以产生一第二控制信号的一分数数值，以用于选择每一所述多个分数分频器的所述多个相位内插器的相位，使得每一所述分数分频器输出信号的平均相位匹配一期望相位步进。2.根据权利要求1所述的PLL电路，其中每一所述分数分频器内的所述相位内插器的数量等于所述期望相位步进的分母。3.根据权利要求1所述的PLL电路，其中每一所述分数分频器内的所述相位内插器的数量小于所述期望相位步进的分母。4.根据权利要求1所述的PLL电路，其中所述数字方块的所述积分三角调制器包含一多阶噪声塑形积分三角调制器。5.根据权利要求1所述的PLL电路，还包括：一电荷泵及回路滤波器，其耦合于一相位频率侦测器与所述压控振荡器之间，用以对来自所述相位频率侦测器的向上或向下脉冲进行滤波，并提供一输出信号以控制所述压控振荡器。6.一种产生扩频时钟(SSC)的锁相回路(PLL)电路，其特征在于，包含：多个分数分频器，每一所述多个分数分频器均包含一多模数分频器(MMD)以及多个相位内插器(PI)，其中所述多模数分频器接收来自一压控振荡器(VCO)的输出并产生多个经除频时钟信号，其中所述多个相位内插器接收来自所述多模数分频器的所述经除频时钟信号并输出各自的分数分频器输出信号；以及一数字方块，包含一积分三角调制器，其中所述积分三角调制器输出用以产生一第一控制信号的一整数值，...

【专利技术属性】
技术研发人员：罗可欣，周凯，曹圣国，岳岭峰，褚方青，沈煜，吴智，
申请(专利权)人：美国莱迪思半导体公司，
类型：发明
国别省市：美国;US