一种FinFET虚拟图案的插入方法技术

本发明专利技术涉及一种FinFET虚拟图案的插入方法，所述方法包括：步骤S1：设计具有鳍片网格的虚拟叠层单元，所述虚拟叠层单元包括有源区虚拟图案，其中，有源区虚拟图案位于所述鳍片网格上；步骤S2：定义尺寸较小的鳍片虚拟边界层图案，鳍片虚拟边界层图案也具有位于标准鳍片网格上的特征；步骤S3：在图样设计鳍片边界中插入所述虚拟叠层单元；步骤S4：在版图中图样设计鳍片边界以外的空白区域连续的插入尺寸较小的鳍片虚拟边界层图案，以形成鳍片网格连续一体的鳍片边界层区域，在所述一体的鳍片边界层区域中根据所述鳍片网格插入所述虚拟叠层单元，以使所述虚拟叠层单元中的有源区虚拟图案位于所述鳍片网格上。所述方法使整个版图得到更加均一的鳍片网格。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体地，本专利技术涉及一种FinFET虚拟图案的插入方法。
技术介绍
随着半导体技术的不断发展，为了提高器件的性能，需要不断缩小集成电路器件的尺寸，随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。当所述半导体器件尺寸缩小至纳米级别，可制造性设计(DesignforManufacturing，DFM)在半导体工业纳米设计流程方法学中已变得越来越重要。所述DFM是指以快速提升芯片良率的生产效率以及降低生产成本为目的，统一描述芯片设计中的规则、工具和方法，从而更好地控制集成电路向物理晶圆的复制，是一种可预测制造过程中工艺可变性的设计，使得从设计到晶圆制造的整个过程达最优化。在所述DFM过程中自动加入虚拟图案(dummy)变得越来越重要，所述虚拟图案可以帮助改善目标图案的密度分布，使所述器件性能更加均一，增加光刻、蚀刻时的工艺窗口等。对于FinFET器件，在插入虚拟图案时，需要将有源区版图(AAlayout)设计在鳍片边界层(FinBoundarylayer)的鳍片网格上，但是在图样设计鳍片边界以外的空白区域中插入虚拟图案时，并不能保证插入的虚拟图案不发生鳍片网格的错位，因此需要对虚拟图案的插入方法作进一步的改进，以便解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了解决现有技术中存在的问题，提供了一种FinFET虚拟图案的插入方法，包括：步骤S1：设计具有鳍片网格的虚拟叠层单元，所述虚拟叠层单元包括有源区虚拟图案，其中，所述有源区虚拟图案位于所述鳍片网格上；步骤S2：定义尺寸较小的鳍片虚拟边界层图案，所述鳍片虚拟边界层图案中具有所述鳍片网格；步骤S3：在图样设计鳍片边界中插入所述虚拟叠层单元；步骤S4：在版图中图样设计鳍片边界以外的空白区域连续的插入所述尺寸较小的鳍片虚拟边界层图案，以形成鳍片网格连续一体的鳍片边界层区域，在所述一体鳍片边界层区域中根据所述鳍片网格插入所述虚拟叠层单元，以使所述虚拟叠层单元中的有源区虚拟图案位于所述鳍片网格上。可选地，所述步骤S1中所述虚拟叠层单元的设计符合图样图层设计规则。可选地，所述步骤S1中所述虚拟叠层单元包括叠层边界层，用于定义所述虚拟叠层单元的大小，所述虚拟叠层单元中的各图案位于所述叠层边界层内。可选地，所述叠层边界层位于所述鳍片网格上。可选地，所述步骤S1中所述有源区虚拟图案覆盖若干行所述鳍片网格,而且上下边界位于所述鳍片网格上。可选地，所述步骤S2中所述鳍片虚拟边界层图案的定义符合设计规则。可选地，所述步骤S3中所述图样设计鳍片边界中具有所述鳍片网格。可选地，所述步骤S3中以所述图样设计鳍片边界的左下角、右下角、左上角或者右上角作为初始点插入所述虚拟叠层单元，以使所述叠层单元中的有源区虚拟图案位于所述图样设计鳍片边界图层的鳍片网格上。可选地，所述步骤S4中所述鳍片虚拟边界层图案之间没有间隙的相互连接形成一体。可选地，所述步骤S4中所述鳍片虚拟边界层中的鳍片网格对齐相互连接形成鳍片网格连续的一体。可选地，在所述步骤S4中以所述一体的鳍片边界层区域的左下角、右下角、左上角或者右上角作为初始点插入所述虚拟叠层单元。本专利技术为了解决现有技术中存在的问题，提供了一种FinFET虚拟图案的插入方法，所述方法中为了防止插入的虚拟叠层单元发生鳍片网格错位，首先定义鳍片虚拟边界层，所述鳍片虚拟边界层具有很小的尺寸，而且具有鳍片网格，然后在所述图样设计鳍片边界以外的空白区域中插入所述鳍片虚拟边界层，使所述鳍片虚拟边界层连成面积很大的鳍片边界层区域，所述鳍片边界层区域具有一致无错位的鳍片网格背景，以所述鳍片网格为参照，插入所述虚拟叠层单元，使所述虚拟叠层单元位于鳍片网格上。本专利技术巧妙的解决了图样设计鳍片边界以外的空白区域不同位置发生虚拟图案鳍片网格错位的问题，使整个版图得到更加均一的鳍片网格，以利于工艺制造。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1为本专利技术所述图样设计鳍片边界内的结构示意图；图2a-2e为本专利技术一具体实施方式中插入虚拟叠层单元的过程示意图；图2f为本专利技术一具体实施方式中没有插入虚拟叠层单元使所述整个版图的示意图；图3为本专利技术一具体实施方式中插入虚拟叠层单元的工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本发明所述方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。实施例1本专利技术为了解决现有本文档来自技高网...

【技术保护点】
一种FinFET虚拟图案的插入方法，包括：步骤S1：设计具有鳍片网格的虚拟叠层单元，所述虚拟叠层单元包括有源区虚拟图案，其中，所述有源区虚拟图案位于所述鳍片网格上；步骤S2：定义尺寸较小的鳍片虚拟边界层图案，所述鳍片虚拟边界层图案具有位于所述标准鳍片网格上的特征；步骤S3：在图样设计鳍片边界中插入所述虚拟叠层单元；步骤S4：在版图中图样设计鳍片边界以外的空白区域连续的插入所述尺寸较小的鳍片虚拟边界层图案，以形成鳍片网格连续一体的鳍片边界层区域，在所述一体的鳍片边界层区域中根据所述鳍片网格插入所述虚拟叠层单元，以使所述虚拟叠层单元中的有源区虚拟图案位于所述鳍片网格上。

【技术特征摘要】
1.一种FinFET虚拟图案的插入方法，包括：
步骤S1：设计具有鳍片网格的虚拟叠层单元，所述虚拟叠层单元包括有
源区虚拟图案，其中，所述有源区虚拟图案位于所述鳍片网格上；
步骤S2：定义尺寸较小的鳍片虚拟边界层图案，所述鳍片虚拟边界层图
案具有位于所述标准鳍片网格上的特征；
步骤S3：在图样设计鳍片边界中插入所述虚拟叠层单元；
步骤S4：在版图中图样设计鳍片边界以外的空白区域连续的插入所述尺
寸较小的鳍片虚拟边界层图案，以形成鳍片网格连续一体的鳍片边界层区域，
在所述一体的鳍片边界层区域中根据所述鳍片网格插入所述虚拟叠层单元，
以使所述虚拟叠层单元中的有源区虚拟图案位于所述鳍片网格上。
2.根据权利要求1所述的方法，其特征在于，所述步骤S1中所述虚拟
叠层单元的设计符合图样图层设计规则。
3.根据权利要求1所述的方法，其特征在于，所述步骤S1中所述虚拟
叠层单元包括叠层边界层，用于定义所述虚拟叠层单元的大小，所述虚拟叠
层单元中的各图案位于所述叠层边界层内。
4.根据权利要求3所述的方法，其特征在于，所述叠层边界层位于所述
鳍片网格上。
5.根据权利...

【专利技术属性】
技术研发人员：樊强，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31