基于FPGA的双通道视频多画面分割显示方法及装置制造方法及图纸

本发明专利技术公开一种基于FPGA的双通道视频多画面分割显示方法及装置，其中，该装置包括视频交叉矩阵电路，所述视频交叉矩阵电路用于接收多路视频输入信号；HDMI信号解码电路，用于对多路视频输入信号分别进行解码得到解码的多路视频数据；FPGA处理芯片，用于对解码的多路视频数据进行提取、分割及合成两路输出视频数据；数据存储器，所述数据存储器与FPGA处理芯片电连接，用于对缩放处理后的各路视频数据进行缓存；HDMI信号编码电路，所述HDMI信号编码电路与FPGA处理芯片电连接，用于对读出的两路视频数据进行编码，以输出显示。本发明专利技术的技术方案能够大大提高视频分割的处理速度，满足两路视频同步显示的要求。

【技术实现步骤摘要】

本专利技术涉及一种视频处理
，尤其涉及一种基于FPGA的双通道视频多画面分割显示方法及装置。
技术介绍
随着计算机、DSP、超大规模集成电路等技术的发展，画面分割器开始采用硬件设计。首先，将各路模拟视频转换成数字信号，然后，在数字领域对各路视频信号进行处理。使电路的设计、调试得到了很大的改善。设计中所使用的DSP+CPU芯片对多画面进行分割，可以满足对视频处理速度要求不高的系统，但对于实时性要求高的系统，比如远程视频会议系统、执法系统和视频编解码服务器系统等等，该方案的系统延时显然会十分严重。随着半导体加工工艺的不断发展，FPGA在结构、速度、工艺、集成度和性能方面都取得了很大的进步和提高。而且基于FPGA的硬件处理方式，其视频处理速度非常快。如何利用高性能的FPGA来解决视频画面分割造成的系统延时，已成为业内急需解决的问题。
技术实现思路
本专利技术的主要目的是提供一种基于FPGA的双通道视频多画面分割显示装置，能够大大提高视频分割的处理速度，满足两路视频同步显示的要求。为实现上述目的，本专利技术采用的一个技术方案为：提供一种基于FPGA的双通道视频多画面分割显示装置，包括：视频交叉矩阵电路，所述视频交叉矩阵电路用于接收多路视频输入信号；HDMI信号解码电路，所述HDMI信号解码电路与视频交叉矩阵电路电连接，用于对多路视频输入信号分别进行解码得到解码的多路视频数据；FPGA处理芯片，所述FPGA处理芯片与HDMI信号解码电路电连接，用于对解码的多路视频数据进行提取、缩放、分割及合成两路输出视频数据；数据存储器，所述数据存储器与FPGA处理芯片电连接，用于对缩放处理后的各路视频数据进行缓存；HDMI信号编码电路，所述HDMI信号编码电路与FPGA处理芯片电连接，用于对读出的两路视频数据进行编码，以输出显示。优选地，所述FPGA处理芯片包括：通道数据提取模块，所述通道数据提取模块用于提取解码通道内各路视频数据中的有效视频区域，得到有效视频数据；视频淡入淡出模块，所述视频淡入淡出模块与通道数据提取模块电连接，用于对提取的各路有效视频数据进行淡入淡出处理；视频缩小模块，所述视频缩小模块与视频淡入淡出模块电连接，用于对各路经淡入淡出处理的视频数据进行缩放处理；DDR2读/写控制模块，所述DDR2读/写控制模块与多路视频缩小模块电连接，用于控制缩放后的视频数据写入数据存储器中或从数据存储器中读出；视频显示模块，所述视频显示模块与DDR2读/写控制模块电连接，用于将读出的多路视频数据合成两路输出视频数据；锁相环时钟配置模块，所述锁相环时钟配置模块用于对合成的两路视频数据进行同步输出。优选地，所述视频淡入淡出模块包括alpha系数变化单元及与alpha系数变化单元电连接的alpha背景叠加单元，所述alpha系数变化单元供对提取的有效视频数据进行系数动态变换，所述alpha背景叠加单元用于对经系数变换的有效视频数据进行背景色叠加。优选地，所述视频缩小模块包括帧率变换单元、与帧率变换单元电连接的异步时钟变换单元、以及与异步时钟变换单元电连接的视频缩放单元；所述帧率变换单元用于对经淡入淡出处理的有效视频数据进行降帧处理，所述异步时钟变换单元对降帧处理的有效视频数据按照先进先出方式同步至同一时钟域，所述视频缩放单元用于对降帧处理的有效视频数据进行缩小。优选地，，所述数据存储器由两块DDR2拼接而成，所述数据存储器的数据位宽为32位。优选地，所述DDR2读/写控制模块包括DDR2写入控制单元、与DDR2写入控制单元电连接的DDR2读出控制单元、以及分别与DDR2写入控制单元及DDR2读出控制单元电连接的DDR2读写仲裁单元，所述DDR2读写仲裁单元用于根据两路DDR2数据的读写申请依次占用DDR2的数据总线。为实现上述目的，本专利技术采用的另一个技术方案为：提供一种基于FPGA的双通道视频多画面分割显示方法，包括如下步骤：接收多路视频输入信号；对多路视频输入信号分别进行解码得到解码的多路视频数据；对解码的多路视频数据进行提取、分割及合成两路输出视频数据；对降帧处理后的各路视频数据进行缓存；对读出的两路视频数据进行编码，以输出显示。优选地，所述对解码的多路视频数据进行提取、存储及合成两路输出视频的步骤，具体包括：提取解码通道内各路视频数据中的有效视频区域，得到有效视频数据；对提取的各路有效视频数据进行淡入淡出处理；对各路经淡入淡出处理的视频数据进行缩放处理；控制缩放后的视频数据写入数据存储器中或从数据存储器中读出；将读出的多路视频数据合成两路输出视频数据；以及对合成的两路视频数据进行同步输出。优选地，所述对各路经淡入淡出处理的视频数据进行缩放处理通过双线差值算法来处理。优选地，所述控制缩放后的视频数据写入数据存储器中或从数据存储器中读出的步骤，具体包括：在检测到两路DDR2的输入输出缓存RAM中任一路存在读写申请时，并且在DDR2数据总线处于闲置状态时，控制该路DDR2响应读写申请并占用数据总线，以进行读写操作。本专利技术的技术方案包括视频交叉矩阵电路、HDMI信号解码电路、FPGA处理芯片、数据存储器以及HDMI信号编码电路，该视频交叉矩阵电路可接收多路视频信号，并经HDMI信号解码电路对各路视频信号进行解码得到并行的多路视频数据，而后经FPGA处理芯片对视频信号进行提取、alpha系数叠加、分割、合成等处理能够得到两路视频输出信号，能够大大提高视频分割的处理速度；由于各路视频信号输入为异步输入，经过FPGA处理芯片及数据存储器的缓存后能够转换成各路视频数据同步输出，能够解决多路视频分割的存在的延时问题，能够对合成的两路视频进行同步显示。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。图1为本专利技术一实施例基于FPGA的双通道视频多画面分割显示装置的模块方框图；图2为图1中视频淡入淡出模块、视频缩小模块以及DDR2读/写控制模块的组合的模块方框图；图3为本专利技术一实施例基于FPGA的双通道视频多画面分割显示方法的流程示意图；图4为图3的步骤S30的和具体的流程示意图。本专利技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。需要说明，本专利技术中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本专利技术要求的保护范围之内本文档来自技高网...

【技术保护点】
一种基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述基于FPGA的双通道视频多画面分割显示装置包括：视频交叉矩阵电路，所述视频交叉矩阵电路用于接收多路视频输入信号；HDMI信号解码电路，所述HDMI信号解码电路与视频交叉矩阵电路电连接，用于对多路视频输入信号分别进行解码得到解码的多路视频数据；FPGA处理芯片，所述FPGA处理芯片与HDMI信号解码电路电连接，用于对解码的多路视频数据进行提取、缩放、分割及合成两路输出视频数据；数据存储器，所述数据存储器与FPGA处理芯片电连接，用于对缩放处理后的各路视频数据进行缓存；HDMI信号编码电路，所述HDMI信号编码电路与FPGA处理芯片电连接，用于对读出的两路视频数据进行编码，以输出显示。

【技术特征摘要】
1.一种基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述基于FPGA的双通道视频多画面分割显示装置包括：视频交叉矩阵电路，所述视频交叉矩阵电路用于接收多路视频输入信号；HDMI信号解码电路，所述HDMI信号解码电路与视频交叉矩阵电路电连接，用于对多路视频输入信号分别进行解码得到解码的多路视频数据；FPGA处理芯片，所述FPGA处理芯片与HDMI信号解码电路电连接，用于对解码的多路视频数据进行提取、缩放、分割及合成两路输出视频数据；数据存储器，所述数据存储器与FPGA处理芯片电连接，用于对缩放处理后的各路视频数据进行缓存；HDMI信号编码电路，所述HDMI信号编码电路与FPGA处理芯片电连接，用于对读出的两路视频数据进行编码，以输出显示。2.如权利要求1所述的基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述FPGA处理芯片包括：通道数据提取模块，所述通道数据提取模块用于提取解码通道内各路视频数据中的有效视频区域，得到有效视频数据；视频淡入淡出模块，所述视频淡入淡出模块与通道数据提取模块电连接，用于对提取的各路有效视频数据进行淡入淡出处理；视频缩小模块，所述视频缩小模块与视频淡入淡出模块电连接，用于对各路经淡入淡出处理的视频数据进行缩放处理；DDR2读/写控制模块，所述DDR2读/写控制模块与多路视频缩小模块电连接，用于控制缩放后的视频数据写入数据存储器中或从数据存储器中读出；视频显示模块，所述视频显示模块与DDR2读/写控制模块电连接，用于将读出的多路视频数据合成两路输出视频数据；锁相环时钟配置模块，所述锁相环时钟配置模块用于对合成的两路视频数据进行同步输出。3.如权利要求2所述的基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述视频淡入淡出模块包括alpha系数变化单元及与alpha系数变化单元电连接的alpha背景叠加单元，所述alpha系数变化单元供对提取的有效视频数据进行系数动态变换，所述alpha背景叠加单元用于对经系数变换的有效视频数据进行背景色叠加。4.如权利要求2所述的基于FPGA的双通道视频多画面分割显示装置，其特征在于，所述视频缩小模块包括帧率变换单元、与帧率变换单元电连接的异步时钟变换单元、以及与异步时钟变换单元电连接的视频缩放单元；所述帧率...

【专利技术属性】
技术研发人员：李敏，
申请(专利权)人：深圳市捷视飞通科技股份有限公司，
类型：发明
国别省市：广东;44