一种PLL电路应用于蓝牙音频的电路系统技术方案

本发明专利技术涉及一种PLL电路应用于蓝牙音频的电路系统，包括有PLL电路、音频DAC芯片、蓝牙模块和音频系统，PLL电路与蓝牙模块连接，音频DAC芯片电路设置于音频系统并与蓝牙模块连接；蓝牙模块的左右声道时钟信号，与压控振荡器输出的时钟的512分之一进行比对，由所述的PLL电路的芯片TC9246输出相位差的电压，再经过环路滤波器去控制压控振荡器的频率，这是一个负反馈环路；本发明专利技术解决了传统蓝牙音频音质差及高端DAC无法使用的问题，使蓝牙可以和高品质的DAC芯片进行结合，大幅度提升了蓝牙音频的音质，同时还可以避免使用模拟蓝牙音频时受到的2.4GHz无线电干扰，可谓一举两得。

【技术实现步骤摘要】

本专利技术涉及蓝牙音频的电路系统领域，更具体地说是指一种PLL电路应用于蓝牙音频的电路系统。
技术介绍
现有技术中的蓝牙音响系统中通常是使用蓝牙模块的模拟端口输出作为蓝牙音频的输出,但是使用模拟信号很容易受到蓝牙无线收发电路的2.4GHz高频干扰,从而使音质劣化,同时蓝牙芯片内集成的DAC芯片规格也是只能使用非常差的，高端的DAC芯片无法工作，这样导致蓝牙音频系统中的音频传输音质效果很差，是目前难以改善的音频传输音质的难题。现在大多数的模拟蓝牙音频都受到的2.4GHz无线电干扰，影响音频传输的效果。因此，有必要开发出一种PLL电路应用于蓝牙音频的电路系统。
技术实现思路
本专利技术的目的在于克服现有技术的缺陷，提供一种PLL电路应用于蓝牙音频的电路系统，改善了蓝牙音频传输中的音质较差的问题，大幅度提升了蓝牙音频的音质，为实现上述目的，本专利技术采用以下技术方案：一种PLL电路应用于蓝牙音频的电路系统，包括有PLL电路、音频DAC芯片、蓝牙模块和音频系统，其特征在于：所述的PLL电路与蓝牙模块连接，所述的音频DAC芯片电路设置于音频系统并与蓝牙模块连接；所述的蓝牙模块的左右声道时钟(LRCK)信号，与压控振荡器输出的时钟的512分之一进行比对，由所述的PLL电路的芯片TC9246F输出相位差的电压,再经过环路滤波器去控制压控振荡器的频率,这是一个负反馈环路,当频率达到一致时，芯片TC9246F会自动锁定，同时产生一个锁定的电平通知单片机，此时，TC9246F内部的压控振荡器(VCO)便会输出一个与LRCK严格相位同步但频率为LRCK的512倍的时钟(这里称之为MCLK)信号，有了这个信号便可以将蓝牙方案应用于高端音频DAC(如32位/768kHz的DAC)系统中。所述的音频DAC芯片为高端32位768kHz的DAC芯片。所述的PLL电路采用CD机音频处理使用的PLL电路。本专利技术与现有技术相比的有益效果是：本系统解决了传统蓝牙音频音质差及高端DAC无法使用的问题，使蓝牙可以和高品质的DAC芯片进行结合,大幅度提升了蓝牙音频的音质，同时还可以避免使用模拟蓝牙音频时受到的2.4GHz无线电干扰，可谓一举两得。下面结合附图和具体实施例对本专利技术作进一步描述。附图说明图1为本专利技术一种PLL电路应用于蓝牙音频的电路系统示意图；图2为所示蓝牙模块电路图；图3为所示PLL电路部分电路图；图4为所示本应用中的数模转换部分电路图；附图标记具体实施方式为了更充分理解本专利技术的
技术实现思路
，下面结合具体实施例对本专利技术的技术方案进一步介绍和说明，但不局限于此。如图1-4所示，包括有PLL电路、音频DAC芯片、蓝牙模块和音频系统，其特征在于：所述的PLL电路与蓝牙模块连接，所述的音频DAC芯片电路设置于音频系统并与蓝牙模块连接；所述的蓝牙模块的左右声道时钟(LRCK)信号，与压控振荡器输出的时钟的512分之一进行比对，由所述的PLL电路的芯片TC9246F输出相位差的电压,再经过环路滤波器去控制压控振荡器的频率,这是一个负反馈环路,当频率达到一致时，芯片TC9246F会自动锁定，同时产生一个锁定的电平通知单片机，此时，TC9246F内部的压控振荡器(VCO)便会输出一个与LRCK严格相位同步但频率为LRCK的512倍的时钟(这里称之为MCLK)信号,有了这个信号便可以将蓝牙方案应用于高端音频DAC(如32位/768kHz的DAC)系统中。如图1-4所示，PLL电路利用LRCK信号产生一个主时钟(MCLK)去匹配高端音频DAC系统。如图1-4所示，音频DAC芯片为32位768kHz的DAC芯片。如图1-4所示，PLL电路采用CD机音频处理使用的PLL电路。如图1-4所示，本专利技术的具体实施方式为，用户在手机端播放音频,通过蓝牙连接到本机的蓝牙模块IC1,2.4GHz的数字调制信号经过蓝牙天线进入到IC1,然后经过解调后,音频的数据会预先存放到蓝牙芯片内部的缓存中,当缓存被填充满之后,蓝牙IC的第6脚会输出一个音频采样频率的时钟信号(48kHz,这里把这个时钟信号命名为Sin),Sin在蓝牙播放时会传输到IC223(TC9246F)的第一脚(REF)去。然后,IC223便会用这个信号(48kHz)去和第10脚的时钟信号的512分频(分频电路集成在TC9246F内部)后的信号(在这里将这个信号暂时命名为Fref)进行相位比较,这就是PLL电路里面常常可以看到的鉴相器.当Sin的相位和Fref的相位不一致时,IC223的第2脚便会输出一个高电平(当Sin频率>Fref频率),或一个低电平(当Sin频率<Fref频率),这是一个直流电平,这个直流经过由R221和C230组成的积分电路后送到IC223的第4脚进入内部的反相放大器电路,此反相放大器与外围元件R223,R222,C229,C228同样构成一个有源积分电路,经过这2个积分电路后,第2脚输出的直流电平便变成了一个随着电平变化而缓慢改变电压的直流信号,这个信号在IC223内部直接连接到内部集成的VCO的控制端,第10脚CKO即为这个VCO的输出脚,经过这一系列的处理后,CKO输出的时钟便变成与Sin相位严格同步并且频率成512倍关系的同步时钟。采用这个时钟,我们便可以将这个带有这个时钟电路的蓝牙方案应用于高级的音频系统中了，现代的高级音频DAC(本例中使用的是日本AKM公司生产的高端音频DAC AK4490)多使用串格式(本例中使用的是由飞利浦公司制定的I2S格式),数字音频从蓝牙模块的第6,8,9脚输出,IC3(74LVC244APW)连接到音频DAC(IC7AK4490)中,另外,本专利中利用PLL原理产生的时钟则连接到DAC的MCLK引脚,有了这个时钟,DAC内部的过采样和DSP便可以正常工作,然后通过I2S接口读取蓝牙模块传输过来的数字音频信号,再经过一定的处理便变成可以用来驱动功放的模拟信号了。本专利技术解决了传统蓝牙音频音质差及高端DAC无法使用的问题，使蓝牙可以和高品质的DAC芯片进行结合,大幅度提升了蓝牙音频的音质，同时还可以避免使用模拟蓝牙音频时受到的2.4GHz无线电干扰，可谓一举两得。上述仅以实施例来进一步说明本专利技术的
技术实现思路
，以便于读者更容易理解，但不代表本专利技术的实施方式仅限于此，任何依本专利技术所做的技术延伸或再创造，均受本专利技术的保护。本专利技术的保护范围以权利要求书为准。本文档来自技高网...

【技术保护点】
一种PLL电路应用于蓝牙音频的电路系统，包括有PLL电路、音频DAC芯片、蓝牙模块和音频系统，其特征在于：所述的PLL电路与蓝牙模块连接，所述的音频DAC芯片电路设置于音频系统并与蓝牙模块连接；所述的蓝牙模块的左右声道时钟信号LRCK，与压控振荡器输出的时钟的512分之一进行比对，由所述的PLL电路的芯片TC9246F输出相位差的电压,再经过环路滤波器去控制压控振荡器的频率,这是一个负反馈环路,当频率达到一致时，芯片TC9246F会自动锁定，同时产生一个锁定的电平通知单片机，此时，TC9246F内部的压控振荡器便会输出一个与LRCK严格相位同步但频率为LRCK的512倍的时钟信号，简称为MCLK，这个MCLK信号可以将蓝牙方案应用于高端音频DAC系统中。

【技术特征摘要】
1.一种PLL电路应用于蓝牙音频的电路系统，包括有PLL电路、音频DAC芯片、蓝牙模块和音频系统，其特征在于：所述的PLL电路与蓝牙模块连接，所述的音频DAC芯片电路设置于音频系统并与蓝牙模块连接；所述的蓝牙模块的左右声道时钟信号LRCK，与压控振荡器输出的时钟的512分之一进行比对，由所述的PLL电路的芯片TC9246F输出相位差的电压,再经过环路滤波器去控制压控振荡器的频率,这是一个负反馈环路,当频率达到一致时，芯片TC9246F会自动锁定，同时产生一个锁定的电平通知单片机，此时，TC9246F内部的压控振荡器便会输出一个与LRCK...

【专利技术属性】
技术研发人员：林马连，刘平，
申请(专利权)人：深圳市双木三林电子有限公司，
类型：发明
国别省市：广东;44