一种基于CNFET的三值加法计数器制造技术

本发明专利技术公开了一种基于CNFET的三值加法计数器，包括脉冲信号发生器、n个加法记数单元和n输入与门，脉冲信号发生器具有输入端和输出端，加法记数单元具有输入端、输出端、时钟控制端和进位输出端，n输入与门具有n个输入端和输出端，脉冲信号发生器的输出端分别与n个加法记数单元的时钟控制端连接，n个加法记数单元的进位端与n输入与门的n个输入端一一对应连接，n输入与门的输出端为三值加法记数器的进位输出端，第k个加法记数单元的进位输出端和第k+1个加法记数单元的输入端连接，k＝1,2，…，n‑1，第j个加法记数单元的输出端为三值加法计数器的第j位输出端，j＝1,2，…，n；优点是减少了无效操作，降低了电路功耗与延时，具有高速低功耗特性。

【技术实现步骤摘要】

本专利技术涉及一种三值加法计数器，尤其是涉及一种基于CNFET的三值加法计数器。
技术介绍
随着CMOS工艺和集成电路技术的发展，电路的微型化给人们的生活带来极大的方便，同时对高集成度和低功耗等特性提出更高的要求。特别是高集成度问题，由于特征尺寸缩小使得单位芯片面积上集成的元件数目急剧增加，集成电路的特征尺寸已经进入纳米量级。在超大规模集成电路(Very Large Scale Integration,VLSI)中，有70％以上的硅片面积用于布线，进一步制约集成度的提高。在纳米量级下，互连线寄生效应带来的门延时、互连线串扰、功耗增加等问题变得更加严重。多值逻辑(Multi-Valued Logic,MVL)电路的特性为解决这些问题提供了新的途径。多值逻辑突破了传统二值逻辑信号取值“0”、“1”的限制，如多值逻辑最小基的三值逻辑，其信号可取值“0”、“1”和“2”，因此多值逻辑电路单线信息携带量高，空间或时间利用率充分，有效的降低芯片的布线面积，提高电路的集成度。碳纳米场效应晶体管(CNFET，Carbon Nanotube Field Effect Transistor)是一种新型的低功耗高性能器件，它具有良好的电学和化学特性。CNFET凭借近似弹道传输特性，使得电子可以在直径为1-2nm的管内传输，从而突破CMOS工艺限制。此外弹道传输提升了传输效率，因此碳纳米管构成的场效应晶体管具有高速低功耗特性，将CNFET应用到低功耗集成电路芯片中,不仅能增强器件的性能,而且还丰富了微小面积芯片的有效功能。计数器是现代计算机ALU中最基础的部件，具有脉冲计数、分频、定时、产生节拍脉冲以及数字运算等功能。三值计数器可以传输“0”，“1”，“2”三种信号，因此每一个线路的信息传输量是二值电路的1.5倍。鉴此，设计一种高速低功耗的基于CNFET的三值加法计数器，对于提高加法计数器的性能具有重要意义。
技术实现思路
本专利技术所要解决的技术问题是提供一种在保证具有正确的逻辑功能的基础上，高速低功耗的基于CNFET的三值加法计数器。本专利技术解决上述技术问题所采用的技术方案为：一种基于CNFET的三值加法计数器，包括脉冲信号发生器、n个加法记数单元和n输入与门，其中n为大于等于1的整数，所述的脉冲信号发生器具有输入端和输出端，所述的加法记数单元具有输入端、输出端、时钟控制端和进位输出端，所述的n输入与门具有n个输入端和输出端；所述的脉冲信号发生器的输出端分别与n个所述的加法记数单元的时钟控制端连接，n个所述的加法记数单元的进位端与所述的n输入与门的n个输入端一一对应连接，所述的n输入与门的输出端为所述的三值加法记数器的进位输出端，第1个所述的加法记数单元的输入端为所述的三值加法计数器的输入端，第k个所述的加法记数单元的进位输出端和第k+1个所述的加法记数单元的输入端连接，k＝1,2，…，n-1，第j个所述的加法记数单元的输出端为所述的三值加法计数器的第j位输出端，j＝1,2，…，n；所述的脉冲信号发生器包括第一反相器、第二反相器、第一CNFET管、第二CNFET管和第三CNFET管，所述的第一CNFET管为P型CNFET管，所述的第二CNFET管和所述的第三CNFET管为N型CNFET管，所述的第一反相器的输入端、所述的第一CNFET管的源极和所述的第二CNFET管的栅极连接且其连接端为所述的脉冲信号发生器的输入端，所述的第一反相器的输出端、所述的第一CNFET管的栅极和所述的第三CNFET管的栅极连接，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极和所述的第二反相器的输入端连接，所述的第二CNFET管的源极和所述的第三CNFET管的漏极连接，所述的第三CNFET管的源极接地，所述的第二反相器的输出端为所述的脉冲信号发生器的输出端；所述的加法记数单元包括T触发器和进位电路，所述的T触发器具有时钟控制端、输入端和输出端，所述的进位电路具有输入端和输出端，所述的T触发器的时钟控制端为所述的加法记数单元的时钟控制端，所述的T触发器的输入端为所述的加法记数单元的输入端，所述的T触发器的输出端和所述的进位电路的输入端连接且其连接端为所述的加法记数单元的输出端，所述的进位电路的输出端为所述的加法记数单元的进位输出端，所述的T触发器包括一个NTI门电路、四个PTI门电路、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、 第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管、第十八CNFET管、第十九CNFET管和第二十CNFET管，所述的NTI门电路具有输入端和输出端，所述的PTI门电路具有输入端和输出端，四个所述的PTI门电路分别为第一PTI门电路、第二PTI门电路、第三PTI门电路和第四PTI门电路，所述的第四CNFET管、所述的第十CNFET管、所述的第十五CNFET管和所述的第二十CNFET管为P型CNFET管，所述的第五CNFET管、所述的第六CNFET管、所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十一CNFET管、所述的第十二CNFET管、所述的第十三CNFET管、所述的第十四CNFET管、所述的第十六CNFET管、所述的第十七CNFET管、所述的第十八CNFET管和所述的第十九CNFET管为N型CNFET管，所述的第四CNFET管的源极、所述的第十CNFET管的源极和所述的第十五CNFET管的源极连接且其连接端接入第一电源，所述的第二十CNFET管的源极接入第二电源，所述的第二电源为所述的第一电源的一半，所述的第四CNFET管的栅极、所述的第九CNFET管的栅极、所述的第十四CNFET管的栅极、所述的第十五CNFET管的栅极和所述的第十九CNFET管的栅极连接且其连接端为所述的T触发器的时钟控制端，所述的第四CNFET管的漏极、所述的第五CNFET管的漏极和所述的第十CNFET管的栅极连接，所述的第五CNFET管的源极和所述的第六CNFET管的漏极连接，所述的第五CNFET管的栅极、所述的第一PTI门电路的输入端、所述的第十一CNFET管的栅极、所述的第三PTI门电路的输入端、所述的第十六CNFET管的栅极和所述的第四PTI门电路的输入端连接且其连接端为所述的T触发器的输入端，所述的第六CNFET管的源极和所述的第七CNFET管的漏极连接，所述的第六CNFET管的栅极和所述的第一PTI门电路的输出端连接，所述的第七CNFET管的源极和所述的第八CNFET管的漏极连接，所述的第七CNFET管的栅极和所述的第二PTI门电路的输出端连接，所述的第八CNFET管的源极和所述的第九CNFET管的漏极连接，所述的第八CNFET管的栅极、所述的第二PTI门电路的输入端、所述的第十CNFET管的漏极、所述的第十一CNFET管的漏极、所述的第十三CNFET管的栅极、所述的第二十CNFET管的漏极和所述的NTI门电路的输入端连接且其连接端为所述的T触发器的输出端，所述的第九CNFET管的源极、所述的第十四CNFET管的源极和所述本文档来自技高网...

【技术保护点】
一种基于CNFET的三值加法计数器，其特征在于包括脉冲信号发生器、n个加法记数单元和n输入与门，其中n为大于等于1的整数，所述的脉冲信号发生器具有输入端和输出端，所述的加法记数单元具有输入端、输出端、时钟控制端和进位输出端，所述的n输入与门具有n个输入端和输出端；所述的脉冲信号发生器的输出端分别与n个所述的加法记数单元的时钟控制端连接，n个所述的加法记数单元的进位端与所述的n输入与门的n个输入端一一对应连接，所述的n输入与门的输出端为所述的三值加法记数器的进位输出端，第1个所述的加法记数单元的输入端为所述的三值加法计数器的输入端，第k个所述的加法记数单元的进位输出端和第k+1个所述的加法记数单元的输入端连接，k＝1,2，…，n‑1，第j个所述的加法记数单元的输出端为所述的三值加法计数器的第j位输出端，j＝1,2，…，n；所述的脉冲信号发生器包括第一反相器、第二反相器、第一CNFET管、第二CNFET管和第三CNFET管，所述的第一CNFET管为P型CNFET管，所述的第二CNFET管和所述的第三CNFET管为N型CNFET管，所述的第一反相器的输入端、所述的第一CNFET管的源极和所述的第二CNFET管的栅极连接且其连接端为所述的脉冲信号发生器的输入端，所述的第一反相器的输出端、所述的第一CNFET管的栅极和所述的第三CNFET管的栅极连接，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极和所述的第二反相器的输入端连接，所述的第二CNFET管的源极和所述的第三CNFET管的漏极连接，所述的第三CNFET管的源极接地，所述的第二反相器的输出端为所述的脉冲信号发生器的输出端；所述的加法记数单元包括T触发器和进位电路，所述的T触发器具有时钟控制端、输入端和输出端，所述的进位电路具有输入端和输出端，所述的T触发器的时钟控制端为所述的加法记数单元的时钟控制端，所述的T触发器的输入端为所述的加法记数单元的输入端，所述的T触发器的输出端和所述的进位电路的输入端连接且其连接端为所述的加法记数单元的输出端，所述的进位电路的输出端为所述的加法记数单元的进位输出端，所述的T触发器包括一个NTI门电路、四个PTI门电路、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管、第十八CNFET管、第十九CNFET管和第二十CNFET管，所述的NTI门电路具有输入端和输出端，所述的PTI门电路具有输入端和输出端，四个所述的PTI门电路分别为第一PTI门电路、第二PTI门电路、第三PTI门电路和第四PTI门电路，所述的第四CNFET管、所述的第十CNFET管、所述的第十五CNFET管和所述的第二十CNFET管为P型CNFET管，所述的第五CNFET管、所述的第六CNFET管、所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十一CNFET管、所述的第十二CNFET管、所述的第十三CNFET管、所述的第十四CNFET管、所述的第十六CNFET管、所述的第十七CNFET管、所述的第十八CNFET管和所述的第十九CNFET管为N型CNFET管，所述的第四CNFET管的源极、所述的第十CNFET管的源极和所述的第十五CNFET管的源极连接且其连接端接入第一电源，所述的第二十CNFET管的源极接入第二电源，所述的第二电源为所述的第一电源的一半，所述的四CNFET管的栅极、所述的第九CNFET管的栅极、所述的第十四CNFET管的栅极、所述的第十五CNFET管的栅极和所述的第十九CNFET管的栅极连接且其连接端为所述的T触发器的时钟控制端，所述的第四CNFET管的漏极、所述的第五CNFET管的漏极和所述的第十CNFET管的栅极连接，所述的第五CNFET管的源极和所述的第六CNFET管的漏极连接，所述的第五CNFET管的栅极、所述的第一PTI门电路的输入端、所述的第十一CNFET管的栅极、所述的第三PTI门电路的输入端、所述的第十六CNFET管的栅极和所述的第四PTI门电路的输入端连接且其连接端为所述的T触发器的输入端，所述的第六CNFET管的源极和所述的第七CNFET管的漏极连接，所述的第六CNFET管的栅极和所述的第一PTI门电路的输出端连接，所述的第七CNFET管的源极和所述的第八CNFET管的漏极连接，所述的第七CNFET管的栅极和所述的第二PTI门电路的输出端连接，所述的第八CNFET管的源极和所述的第九CNFET管的漏极连接，所述的第八CNFET管的栅极、所述的第二PTI门电路的输入端、所述的第十CNFET管的漏极...

【技术特征摘要】
1.一种基于CNFET的三值加法计数器，其特征在于包括脉冲信号发生器、n个加法记数单元和n输入与门，其中n为大于等于1的整数，所述的脉冲信号发生器具有输入端和输出端，所述的加法记数单元具有输入端、输出端、时钟控制端和进位输出端，所述的n输入与门具有n个输入端和输出端；所述的脉冲信号发生器的输出端分别与n个所述的加法记数单元的时钟控制端连接，n个所述的加法记数单元的进位端与所述的n输入与门的n个输入端一一对应连接，所述的n输入与门的输出端为所述的三值加法记数器的进位输出端，第1个所述的加法记数单元的输入端为所述的三值加法计数器的输入端，第k个所述的加法记数单元的进位输出端和第k+1个所述的加法记数单元的输入端连接，k＝1,2，…，n-1，第j个所述的加法记数单元的输出端为所述的三值加法计数器的第j位输出端，j＝1,2，…，n；所述的脉冲信号发生器包括第一反相器、第二反相器、第一CNFET管、第二CNFET管和第三CNFET管，所述的第一CNFET管为P型CNFET管，所述的第二CNFET管和所述的第三CNFET管为N型CNFET管，所述的第一反相器的输入端、所述的第一CNFET管的源极和所述的第二CNFET管的栅极连接且其连接端为所述的脉冲信号发生器的输入端，所述的第一反相器的输出端、所述的第一CNFET管的栅极和所述的第三CNFET管的栅极连接，所述的第一CNFET管的漏极、所述的第二CNFET管的漏极和所述的第二反相器的输入端连接，所述的第二CNFET管的源极和所述的第三CNFET管的漏极连接，所述的第三CNFET管的源极接地，所述的第二反相器的输出端为所述的脉冲信号发生器的输出端；所述的加法记数单元包括T触发器和进位电路，所述的T触发器具有时钟控制端、输入端和输出端，所述的进位电路具有输入端和输出端，所述的T触发器的时钟控制端为所述的加法记数单元的时钟控制端，所述的T触发器的输入端为所述的加法记数单元的输入端，所述的T触发器的输出端和所述的进位电路的输入端连接且其连接端为所述的加法记数单元的输出端，所述的进位电路的输出端为所述的加法记数单元的进位输出端，所述的T触发器包括一个NTI门电路、四个PTI门电路、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管、第十八CNFET管、第十九CNFET管和第二十CNFET管，所述的NTI门电路具有输入端和输出端，所述的PTI门电路具有输入端和输出端，四个所述的PTI门电路分别为第一PTI门电路、第二PTI门电路、第三PTI门电路和第四PTI门电路，所述的第四CNFET管、所述的第十CNFET管、所述的第十五CNFET管和所述的第二十CNFET管为P型CNFET管，所述的第五CNFET管、所述的第六CNFET管、所述的第七CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十一CNFET管、所述的第十二CNFET管、所述的第十三CNFET管、所述的第十四CNFET管、所述的第十六CNFET管、所述的第十七CNFET管、所述的第十八CNFET管和所述的第十九CNFET管为N型CNFET管，所述的第四CNFET管的源极、所述的第十CNFET管的源极和所述的第十五CNFET管的源极连接且其连接端接入第一电源，所述的第二十CNFET管的源极接入第二电源，所述的第二电源为所述的第一电源的一半，所述的四CNFET管的栅极、所述的第九CNFET管的栅极、所述的第十四CNFET管的栅极、所述的第十五CNFET管的栅极和所述的第十九CNFET管的栅极连接且其连接端为所述的T触发器的时钟控制端，所述的第四CNFET管的漏极、所述的第五CNFET管的漏极和所述的第十CNFET管的栅极连接，所述的第五CNFET管的源极和所述的第六CNFET管的漏极连接，所述的第五CNFET管的栅极、所述的第一PTI门电路的输入端、所述的第十一CNFET管的栅极、所述的第三PTI门电路的输入端、所述的第十六CNFET管的栅极和所述的第四PTI门电路的输入端连接且其连接端为所述的T触发器的输入端，所述的第六CNFET管的源极和所述的第七CNFET管的漏极连接，所述的第六CNFET管的栅极和所述的第一PTI门电路的输出端连接，所述的第七CNFET管的源极和所述的第八CNFET管的漏极连接，所述的第七CNFET管的栅极和所述的第二PTI门电路的输出端连接，所述的第八CNFET管的源极和所述的第九CNFET管的漏极连接，所述的第八CNFET管的栅极、所述的第二PTI门电路的输入端、所述的第十CNFET管的漏极、所述的第十一CNFET管的漏极、所述的第十三CNFET管的栅极、所述的第二十CNFET管的漏极和所述的NTI门电路的输入端连接且其连接端为所述的T触发器的输出端，所述的第九CNFET管的源极、所述的第十四CNFET管的源极和所述的第十九CNFET管的源极接地，所述的第十一CNFET管的源极和所述的第十二CNFET管的漏极连接，所述的第十二CNFET管的源极和所述的第十三CNFET管的漏极连接，所述的第十二CNFET管的栅极和所述的第三PTI门电路的输出端连接，所述的第十三CNFET管的源极和所述的第十四CNFET管的漏极连接，所述的第十五CNFET管的漏极、所述的第十六CNFET管的漏极和所述的第二十CNFET管的栅极连接，所述的第十六CNFET管的...

【专利技术属性】
技术研发人员：汪鹏君，王谦，张会红，龚道辉，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33