一种高速同步计数器，具有计数信号输入线和ｎ位计数级，ｎ≥２，计数信号输入线连接到所述的各级计数器的计数信号输入端，其特征是：每位计数器中都具有一个计数电路和至少一个计数预置装置，计数电路具有至少一个计数预置输入口，每一个计数预置装置具有至少两个输入端和至少一个输出端，计数预置装置的输入端与本级计数器的输出及它的全部前级计数器的输出连接，计数预置装置的输出端接本级计数器的计数预置输入口。各位计数器的计数预置装置的延迟时间是一致的，并且是并行运行的，所以对于同样速度的器件，本发明专利技术可以达到更高的计数速度和同步精度，而且计数输入信号频率范围更宽。
【技术实现步骤摘要】
本专利技术属于数字电路领域，特别是提供一种高速同步计数器，它能够提高计数速度和同步精度。
技术介绍
常用的计数器采用前一级计数器的输出作为后一级计数器的计数输入，各级计数器以串联的形式连接，计数器的总延迟等于各级计数器的延迟的和，各级计数器的状态的变化是不同步的。该类计数器仅适用于对计数速度和同步计数要求不高的应用，其典型电路如7493芯片采用的电路。美国专利3,943,478和4,679,216公开了一种累进门控所有前面各级的输出信号使其传播到后一级的输入信号上的同步二进制计数器。然而，各级的重复使用，使门控中所用的“与非”门的输入端复杂化，这对计数器电路的集成化是不利的。美国专利4,037,085介绍了一种监视各级电流来确定后一级的状态的计数器。但因进位信号从第一级传到第二级的传输时间，使工作速度的效率未能令人满意。94118088.3用一个电路接收前一级计数器的输出信号和低位计数器产生的低位进位信号，从而产生下个进位信号加到至少一个后一级计数器上，以提高根据前一级产生的进位信号进行一信号的串行传输操作的电子电路中该信号的传输速率，其计数速度仍然不能快。现有的高速同步计数器采用将相关的前级计数器的输出作为逻辑装置的控制信号，逻辑装置的输出信号和输入线的时钟信号输入到转换装置，控制输入线的时钟信号脉冲是否可到达后一级计数器，使得后一级计数器状态变化，参考文献见96105127.2。96105127.2的高速同步计数器电路的核心是采用前级计数器的输出作为控制信号，控制输入线的时钟信号是否可到达后一级计数器，控制对象是输入线的时钟信号。96105127.2的高速同步计数器电路由于其各级之间采用的是串联方式，即前一级的逻辑装置的输出将作为后一级的逻辑装置的输入，后一级的逻辑装置的输出与前面各级的计数器的状态有关。由于每一级逻辑装置都有一定的时间延迟，前面各级的计数器的状态需要经过各级逻辑装置才能达到本级逻辑装置，当计数器位数多或输入线的时钟的频率很高时，由于逻辑装置的延迟，本级逻辑装置还未达到应有的稳定状态时，输入线的时钟就已经到达，计数器将出现不稳定或漏计数。计数器的位数越多，所能达到的最高计数频率就越低。96105127.2的高速同步计数器电路另外一个问题是其计数器的性能取决于输入线的时钟频率，图1是输入线的时钟频率为5MHz时的实施例1和实施例2的各位计数器输出波形；图2是输入线的时钟频率为50MHz时的实施例1和实施例2的各位计数器输出波形；图3是输入线的时钟频率为100MHz时的实施例1和实施例2的各位计数器输出波形。图中fin为输入线的时钟波形，Q1为计数器1的输出波形，Q2为计数器2的输出波形，Q3为计数器3的输出波形，Q4为计数器4的输出波形，Q5为计数器5的输出波形。由图1可以看出，当输入线的时钟频率不高时，该方案已失去了计数的功能，以及各级计数器的状态的变化的延迟。由图2可以看出，当输入线的时钟频率较高时，该方案的第二计数器的输出不是期望状态。由图3可以看出，当输入线的时钟频率在合适的范围内，该方案的计数器的输出才是期望状态。96105127.2的高速同步计数器电路的问题概括如下计数状态串行传递，当计数器级数多时，总延迟时间较长；输入线的时钟频率只能在一定的范围内，既不能太高，也不能太低，该频率范围取决于电路器件的速度，不同速度的器件的频率范围是不一样的；各计数器计数的同步速度较低。该计数器不能适用于高速计数，并高速读出的应用，如高速计时器。该计数器也不能用于输入线的时钟脉冲间隔在较宽范围变化的应用，如随机计时器。
技术实现思路
本专利技术的目的就是为解决上述
技术介绍
存在的问题，采用新的计数方案，提供一种能够适应更宽的输入线的时钟频率范围的高速同步计数器。本专利技术的技术方案是一种高速同步计数器，具有计数信号输入线和n位计数级，n≥2，计数信号输入线连接到所述的各级计数器的计数信号输入端，其特征是每位计数器中都具有一个计数电路和至少一个计数预置装置，计数电路具有至少一个计数预置输入口，每一个计数预置装置具有至少两个输入端和至少一个输出端，计数预置装置的输入端与本级计数器的输出及它的全部前级计数器的输出连接，计数预置装置的输出端接本级计数器的计数预置输入口。如上所述的高速同步计数器，其特征是所述的各级计数器当前的输出状态，在下一个计数信号输入线信号有效前，输入到相应的计数器的计数预置装置，计数预置装置根据输入产生相应的计数器在下一个计数信号输入线信号有效时所应输出的状态。如上所述的高速同步计数器，其特征是所述的计数预置装置的输出状态，在下一个计数信号输入线信号有效时，被置于本级计数器的输出端。如上所述的高速同步计数器，其特征是所述计数预置装置由逻辑电路组成，逻辑电路包括至少一个与门电路或至少一个或门电路；如上所述的高速同步计数器，其特征是所述的高速同步计数器可以将多块上述计数器进行级联形成更长的计数器；级联的后一计数器块的第一级计数器的计数预置装置的一个输入端与级联的前一计数器块的最后一级计数器的计数预置装置相连，其另一个输入端与级联的前一计数器块最后一级计数器的输出端相连。本专利技术的高速同步计数器包括计数信号输入线，用以输入计数输入信号；至少两级计数单元，用以根据计数输入信号产生多位计数值；各级计数单元均具有一个计数器和一个计数预置装置；计数预置输入口用以预置计数器中的低位计数级单元，在下一个计数输入信号有效时的输出状态。各级计数单元的计数器的计数预置输入口连接的计数预置装置，根据本位计数器和它的高位的各计数器的输出状态，产生下一个计数输入信号有效时的本位计数器的预置状态。在下一个计数输入信号有效时，各位计数器同时将本位计数器的输出状态置为本位计数器的计数预置装置预置的状态。在各位计数器的本次计数状态稳定后，各位计数器的计数预置输入口连接的计数预置装置，根据当前的本位计数器和它的高位的各计数器的输出状态，产生新的本位计数器的计数预置装置的输出。由于各计数器的输出状态是在计数输入信号有效前就已经预置好了，所以在计数输入信号有效时，各位计数器可以实现同时的输出状态的转换。各位计数器的计数预置装置的延迟时间是一致的，并且是并行运行的，所以对于同样速度的器件，本专利技术可以达到更高的计数速度和同步精度，而且计数输入信号频率范围更宽，并且可用于计数输入信号的间隔是随机的应用。本专利技术最多可以直接连接的计数器位数，取决于计数器输出端的负载驱动能力，即可以驱动的计数预置装置个数。对于更多位数的计数器应用，可以采用级联方式予以扩展。扩展连接的计数预置装置的总延迟时间比级联的前块计数预置装置的延迟时间多一级门电路的延迟时间。下面将结合实施例对本专利技术的原理及特性，以及对于级联扩展的应用和延迟的影响，做进一步的说明。附图说明图1输入线的时钟频率为5MHz时96105127.2的实施例1和实施例2的各位计数器输出波形；图2输入线的时钟频率为50MHz时96105127.2的实施例1和实施例2的各位计数器输出波形；图3输入线的时钟频率为100MHz时96105127.2的实施例1和实施例2的各位计数器输出波形；图4本专利技术实施例1的电路示意图；图5本专利技术实施例2的电路示意图；图6本专利技术实施例3的电路示意图；具体实施方式本文档来自技高网...
【技术保护点】
一种高速同步计数器，具有计数信号输入线和ｎ位计数级，ｎ≥２，计数信号输入线连接到所述的各级计数器的计数信号输入端，其特征是：每位计数器中都具有一个计数电路和至少一个计数预置装置，计数电路具有至少一个计数预置输入口，每一个计数预置装置具有至少两个输入端和至少一个输出端，计数预置装置的输入端与本级计数器的输出及它的全部前级计数器的输出连接，计数预置装置的输出端接本级计数器的计数预置输入口。
【技术特征摘要】
【专利技术属性】
技术研发人员：赵珞成，
申请(专利权)人：武汉大学，
类型：发明
国别省市：83[中国|武汉]
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