本实用新型专利技术公开了一种基于FPGA的增强型组合处理器，其包括相互连接的STM32微处理器和FPGA芯片，所述FPGA芯片的输入端依次设有差分接收器和电平转换器，所述差分接收器用于接收编码器的差分信号将该差分信号转换成TTL电平信号，所述电平转换器进一步对所述TTL电平信号进行电压值的转换，并由所述FPGA芯片对转换后的TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，从而能够综合利用STM32微处理器的强大运算能力和FPGA芯片的信号处理能力，所述STM32微处理器只需根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据，能够较大的提高系统的运算处理能力，从而提高工作效率和精度。
【技术实现步骤摘要】
本技术涉及一种基于FPGA的增强型组合处理器。
技术介绍
STM32微处理器是意法半导体(ST)公司出品的一款面向工控低功耗内核为Cortex M3内核的ARM芯片，属于中低端的32位ARM微控制器；按性能分成两个不同的系列：STM32F103“增强型”系列和STM32F101“基本型”系列。增强型系列时钟频率达到72MHz，是同类产品中性能最高的产品；时钟频率72MHz时，从闪存执行代码，STM32功耗36mA，是32位市场上功耗最低的产品，相当于0.5mA/MHz。FPGA采用了逻辑单元阵列LCA(Logic Cell Array)的概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。现场可编程门阵列(FPGA)是可编程器件，与传统逻辑电路和门阵列(如PAL，GAL及CPLD器件)相比，FPGA具有不同的结构。FPGA利用小型查找表(16×1RAM)来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能。STM32微处理器是跑指令的，适合跑算法，但是针对多路的信号处理就需要很多片DSP来并行处理，而FPGA芯片的特点是适合很多路的运算，而且
是纯硬件的运算，速度快，处理通道多。两者各具特色但又具有互补性。
技术实现思路
本技术根据STM32微处理器和FPGA芯片的各自特点和互补性，提供了一种基于FPGA的增强型组合处理器，其通过将二者组合使用，STM32微处理器根据锁存地址信号从FPGA芯片读取锁存数据，能够较大的提高系统的运算处理能力，提高工作效率和精度。为实现上述目的，本技术采用的技术方案为：一种基于FPGA的增强型组合处理器，其包括相互连接的STM32微处理器和FPGA芯片，所述FPGA芯片的输入端依次设有差分接收器和电平转换器，所述差分接收器用于接收编码器的差分信号将该差分信号转换成TTL电平信号，所述电平转换器进一步对所述TTL电平信号进行电压值的转换，并由所述FPGA芯片对转换后的TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，所述STM32微处理器根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据。优选的，所述FPGA芯片的输出端依次设有差分驱动器和级联输出模块，将所述编码器的差分信号中的任意一路差分信号进行级联输出。优选的，所述STM32微处理器采用STM32F103增强型芯片。优选的，所述FPGA芯片采用带嵌入式闪存的非易失FPGA LatticeXP芯片。优选的，所述编码器的信差分号为四路的差分信号，所述差分接收器将编码器的四路差分信号转换为90度的两路方波信号。本技术的有益效果是：本技术的增强型组合处理器包括相互连接的STM32微处理器和FPGA
芯片，所述FPGA芯片的输入端依次设有差分接收器和电平转换器，所述差分接收器用于接收编码器的差分信号将该差分信号转换成TTL电平信号，所述电平转换器进一步对所述TTL电平信号进行电压值的转换，并由所述FPGA芯片对转换后的TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，所述STM32微处理器根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据，能够综合利用STM32微处理器的强大运算能力和FPGA芯片的信号处理能力，STM32微处理器只需通过地址去读取FPGA芯片上的锁存的编码器信号，能够较大的提高系统的运算处理能力，从而提高工作效率和精度。附图说明此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：图1为本技术一种基于FPGA的增强型组合处理器的框架结构示意图；图2为本技术增强型组合处理器的差分接收器的电路结构示意图；图3为本技术增强型组合处理器的电平转换器的电路结构示意图；图4为本技术增强型组合处理器的差分驱动器的电路结构示意图。具体实施方式为了使本技术所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本技术，并不用于限定本技术。如图1至图4所示，本技术的一种基于FPGA的增强型组合处理器，其包括相互连接的STM32微处理器100和FPGA芯片200，所述FPGA芯片200
的输入端依次设有差分接收器210和电平转换器220，所述差分接收器210用于接收编码器的差分信号将该差分信号转换成TTL电平信号，所述电平转换器220进一步对所述TTL电平信号进行电压值的转换，并由所述FPGA芯片200对转换后的TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，所述STM32微处理器100根据所述锁存地址信号从所述FPGA芯片200读取所述锁存数据。其中，所述STM32微处理器100采用STM32F103增强型芯片，所述FPGA芯片200采用带嵌入式闪存的非易失FPGA LatticeXP芯片。STM32F103是STM32系列增强型高性能、低成本、低功耗的嵌入式应用专ARM Cortex-M3内核。按性能分成两个不同的系列：STM32F103“增强型”系STM32F101“基本型”系列。增强型系列时钟频率达到72MHz，是同类产品中性能最高的产品；时钟频率72MHz时，从闪存执行代码，STM32功耗36mA，是32位市场上功耗最低的产品，相当于0.5mA/MHz。FPGA芯片则采用lattice公司的带嵌入式闪存的非易失FPGA LatticeXP，LatticeXP带有闪存，因此它特别适用于对瞬时上电、安全性和现场逻辑升级能力有特殊要求的应用。LatticeXP具有目前业内唯一能够满足无缝现场逻辑升级要求的双重SRAM和Flash配置空间结构，这种双重的配置空间可以将FPGA无法处理输入的时间降低到小于2ms，比其它解决方案小了一个数量级。此外，边界扫描及编程电路的独特性能使得器件能够在FPGA或PLD恢复正常工作之前，被初始化到一个恰当的状态。从而使得本技术的系统实时性和精确型能够控制在一个很好的状态。本实施例中，所述编码器的信差分号为四路的差分信号，所述差分接收器将编码器的四路差分信号转换为90度的两路方波信号。所述FPGA芯片200的输出端依次设有差分驱动器230和级联输出模块240，将所述编码器的差
分信号中的任意一路差分信号进行级联输出，以用作下一个控制器的编码器差分信号的输入。本实施例中，FPGA和STM32都是采用3.3V电平的芯片，外部编码器输入是5V,因此还加入本文档来自技高网...
【技术保护点】
一种基于FPGA的增强型组合处理器，其特征在于，包括相互连接的STM32微处理器和FPGA芯片，所述FPGA芯片的输入端依次设有差分接收器和电平转换器，所述差分接收器用于接收编码器的差分信号将该差分信号转换成TTL电平信号，所述电平转换器进一步对所述TTL电平信号进行电压值的转换，并由所述FPGA芯片对转换后的TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，所述STM32微处理器根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据。
【技术特征摘要】
1.一种基于FPGA的增强型组合处理器，其特征在于，包括相互连接的STM32微处理器和FPGA芯片，所述FPGA芯片的输入端依次设有差分接收器和电平转换器，所述差分接收器用于接收编码器的差分信号将该差分信号转换成TTL电平信号，所述电平转换器进一步对所述TTL电平信号进行电压值的转换，并由所述FPGA芯片对转换后的TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，所述STM32微处理器根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据。2.根据权利要求1所述的一种基于FPGA的增强型组合处理器，其特征在于：所述FPGA芯片的输出...
【专利技术属性】
技术研发人员：陈龙华，
申请(专利权)人：厦门立控科技有限公司，
类型：新型
国别省市：福建;35
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