具有整数和分数时间分辨力的可编程延迟电路制造技术

本发明专利技术描述一种能够提供具有整数和分数时间分辨力的延迟的可编程延迟电路。在一个示范性设计中，一种设备包括第一和第二延迟电路。所述第一延迟电路提供整数数目个时间单位的第一延迟。所述第二延迟电路耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟。所述第一延迟电路可包括串联耦合的多个单位延迟单元。每一单位延迟单元可在被启用时提供一个时间单位的延迟。所述第二延迟电路可具有第一和第二路径。所述第一路径可在被选择时提供较短延迟，且所述第二路径可在被选择时提供较长延迟。所述第二路径可耦合到至少一个虚设逻辑门，所述至少一个虚设逻辑门提供额外负载，以获得所述第二路径的所述较长延迟。

【技术实现步骤摘要】
分案申请的相关信息本申请是申请号为PCT/US2008/087545，申请日为2008年12月18日，优先权日为2007年12月20日，专利技术名称为“具有整数和分数时间分辨力的可编程延迟电路”的PCT申请进入国家阶段后申请号为200880121419.5的中国专利技术专利申请的分案申请。
本专利技术大体上涉及电子电路，且更具体地说，涉及延迟电路。
技术介绍
例如触发器或锁存器等同步电路可从一个源接收数据信号，且从另一源接收时钟信号。所述数据信号和所述时钟信号可能具有不同的传播延迟，且可能未在同步电路处时间对准。可能需要使所述时钟信号和/或所述数据信号延迟某一合适量，使得这些信号时间对准。此举可接着允许同步电路以较快的速率操作和/或实现较多的时序容限，较快的速率和较多的时序容限两者都是合意的。
技术实现思路
本专利技术的一个方面涉及一种设备，所述设备包含：第一延迟电路，其提供整数数目个时间单位的第一延迟；以及第二延迟电路，其耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟。本专利技术的另一方面涉及一种集成电路，所述集成电路包含：第一延迟电路，其提供整数数目个时间单位的第一延迟；以及第二延迟电路，其耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟。本专利技术的另一方面涉及一种集成电路，所述集成电路包含：第一组逻辑门，其形成用于输入信号的第一路径，且提供较短延迟；第二组逻辑门，其形成用于所述输入信号的第二路径，且提供较长延迟；以及至少一个虚设逻辑门，其耦合到所述第二组逻辑门，且提供额外负载以获得所述第二路径的所述较长延迟。本专利技术的另一方面涉及一种方法，所述方法包含：使输入信号延迟整数数目个时间单位的第一延迟；以及基于由至少一个虚设逻辑门提供的额外负载，使所述输入信号进一步延迟为一个时间单位的分数的第二延迟。本专利技术的又一方面涉及一种设备，所述设备包含：用于使输入信号延迟整数数目个
时间单位的第一延迟的装置；以及用于基于至少一个虚设逻辑门所提供的额外负载使所述输入信号进一步延迟为一个时间单位的分数的第二延迟的装置。附图说明图1展示具有中央处理单元(CPU)和两个存储器的装置。图2展示输入接口电路的框图。图3展示可编程延迟电路的框图。图4展示N级全延迟电路的示意图。图5展示分数延迟电路的示意图。图6展示另一分数延迟电路的示意图。图7展示无线通信装置的框图。具体实施方式本文中使用词“示范性”来表示“充当实例、例项或说明”。本文中描述为“示范性”的任何示范性实施例不一定被解释为比其它示范性实施例优选或有利。本文中所描述的可编程延迟电路可用以使提供给例如触发器、锁存器等同步电路的信号的延迟匹配。所述可编程延迟电路可用于例如CPU和存储器等不同装置(其可实施于同一集成电路(IC)或不同IC上)之间的接口电路。所述可编程延迟电路还可用于给定装置或IC内的内部电路。图1展示具有CPU 110以及存储器120和130的装置100的框图。CPU 110可包含任何类型的处理器，例如数字信号处理器(DSP)、通用处理器、微处理器、精简指令集计算(RISC)处理器、复杂指令集计算(CISC)处理器等。存储器120和130可为相同或不同类型的存储器。举例来说，存储器120可为同步动态随机存取存储器(SDRAM)，且存储器130可为快闪存储器，例如“与非”快闪存储器或“或非”快闪存储器。CPU 110以及存储器120和130可实施于例如专用集成电路(ASIC)等单个IC上。或者，CPU 110以及存储器120和130可实施于单独的IC上。CPU 110包括输入/输出接口电路(I/O Ckt)112以用于与存储器120交换数据。存储器120包括I/O电路122和124以用于分别与CPU 110和存储器130交换数据。存储器130包括I/O电路132以用于与存储器120交换数据。可能需要以尽可能高的时钟速率操作CPU 110以及存储器120和130之间的接口，以便改进数据通过量)。可通过在I/O电路112、122、124和132中使用本文中所描述的可编程延迟电路来支持高时钟速率。图2展示可用于图1中所示的I/O电路中的每一者中的输入接口电路200的示范性设计的示意图。在此示范性设计中，输入接口电路200包括可编程延迟电路210和同步电路220，同步电路220可包含触发器、锁存器等。可编程延迟电路210接收时钟信号，且提供经延迟的时钟信号。同步电路220接收数据信号和经延迟的时钟信号，且提供输出信号。可编程延迟电路210提供合适量的延迟，使得经延迟的时钟信号与数据信号在同步电路220的输入处时间对准。延迟量可为可编程的，且由选择控件决定。在一方面中，可编程延迟电路210可提供具有整数和分数时间分辨力的延迟。可使用可高效地实施的单位延迟单元来获得整数时间分辨力。可如下文所述高效地获得分数时间分辨力。分数时间分辨力可提供较精细的延迟分辨力，其可允许时钟信号以较精细的频率分辨力延迟或偏斜。图3展示图2中的可编程延迟电路210的示范性设计的框图。在此示范性设计中，可编程延迟电路210包括N级全延迟电路310、二分之一延迟电路320、四分之一延迟电路330以及单端到差分转换器340，其全部串联耦合。全延迟电路310接收时钟信号，并提供1到N个时间单位的延迟，其中N可为大于一的任何整数值。时间单位Tunit可为任何合适的持续时间，且可基于各种因素(例如，可编程延迟电路210所用于的应用、所要的整数延迟分辨力等)进行选择。举例来说，Tunit可为皮秒级，数十皮秒级等。二分之一延迟电路320在被启用时接收全延迟电路310的输出，并提供二分之一时间单位的延迟。四分之一延迟电路330在被启用时接收二分之一延迟电路320的输出，并提供四分之一时间单位的延迟。延迟电路320与330的组合可提供零到3Tunit/4的分数延迟，加上下文所述的时间偏移。可以不同于图3中所示次序的次序来布置延迟电路310、320和330。此外，一个或一个以上额外分数延迟电路(例如，八分之一延迟电路、十六分之一延迟电路等)可用以提供更精细的延迟分辨力。单端到差分转换器340从最后一个延迟电路330接收单端信号，执行单端到差分转换，且提供差分经延迟时钟信号Clockp和Clockn。图4展示图3中的N级全延迟电路310的示范性设计的示意图。在此示范性设计中，全延迟电路310包括串联耦合的N个单位延迟单元410a到410n。可基于控制信号S1到SN以及R1到RN，以循序次序启用单位延迟单元410a到410n，以获得所要量的延迟。举例来说，可通过仅启用单位延迟单元410a来获得Tunit的延迟，可通过启用两个单位延迟单元410a和410b来获得2Tunit的延迟，依此类推，且可通过启用所有N个单位延迟单元410a到410n来获得N·Tunit的延迟。每一单位延迟单元410包括(i)由“与非”门412组成的上部路径，和(ii)由“与
非”门416组成的下部路径。每一单位延迟单元410进一步包括用于使输出信号从上部路径耦合到下部路径的“与非”门414。对于第n个单位延迟单元(其中1≤n≤N)，“与非”门412接收用于上部路径的输入信号Xn以及控制信号本文档来自技高网...

【技术保护点】
一种具有整数和分数时间分辨力的设备，其包含：第一延迟电路，其提供整数数目个时间单位的第一延迟；以及第二延迟电路，其串联地耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟，所述第二延迟从分离的延迟路径中选择，所述分离的延迟路径具有基于额外负载的不同延迟和共同输出，其中所述第二延迟电路包含：第一路径，在所述第一路径被选择时，所述第一路径提供较短延迟，第二路径，在所述第二路径被选择时，所述第二路径提供较长延迟，以及至少一个虚设逻辑门，其耦合到所述第二路径，且提供所述额外负载以获得所述第二路径的所述较长延迟，其中不同数目个所述至少一个虚设逻辑门会引起所述第二路径的不同量的分数延迟。

【技术特征摘要】
2007.12.20 US 11/962,0451.一种具有整数和分数时间分辨力的设备，其包含：第一延迟电路，其提供整数数目个时间单位的第一延迟；以及第二延迟电路，其串联地耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟，所述第二延迟从分离的延迟路径中选择，所述分离的延迟路径具有基于额外负载的不同延迟和共同输出，其中所述第二延迟电路包含：第一路径，在所述第一路径被选择时，所述第一路径提供较短延迟，第二路径，在所述第二路径被选择时，所述第二路径提供较长延迟，以及至少一个虚设逻辑门，其耦合到所述第二路径，且提供所述额外负载以获得所述第二路径的所述较长延迟，其中不同数目个所述至少一个虚设逻辑门会引起所述第二路径的不同量的分数延迟。2.根据权利要求1所述的设备，所述第一路径包含第一和第二逻辑门，所述第二路径包含所述第二逻辑门和第三逻辑门，且所述至少一个虚设逻辑门耦合到所述第三逻辑门。3.根据权利要求2所述的设备，所述至少一个虚设逻辑门是与所述第一、第二和第三逻辑门相同类型的逻辑门。4.根据权利要求1所述的设备，所述至少一个虚设逻辑门经界定以使得所述较长延迟与所述较短延迟之间的差等于一个时间单位的所述分数。5.根据权利要求1所述的设备，所述多个虚设逻辑门是可选择的，以获得所述第二路径的不同的较长延迟。6.根据权利要求1所述的设备，所述第二延迟电路提供具有二分之一时间单位的分辨力的所述第二延迟。7.根据权利要求1所述的设备，所述第二延迟电路提供具有四分之一时间单位的分辨力的所述第二延迟。8.根据权利要求1所述的设备，所述至少一个虚设逻辑门包含第三延迟电路，其在被启用时提供二分之一时间单位的延迟。9.根据权利要求8所述的设备，所述至少一个虚设逻辑门进一步包含第四延迟电路，其耦合到所述第三延迟电路，且在被启用时提供四分之一时间单
\t位的延迟。10.根据权利要求1所述的设备，所述第一延迟电路包含串联耦合的多个单位延迟单元，每一单位延迟单元在被启用时提供一个时间单位的延迟。11.一种集成电路，其包含：第一延迟电路，其提供整数数目个时间单位的第一延迟；以及第二延迟电路，其串联地耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟，所述第二延迟从分离的延迟路径中选择，所述分离的延迟路径具有基于额外负载的不同延迟和共同输出，其中所述第二延迟电路包含：第一路径，在所述第一路径被选择时，所述第一路径提供较短延迟，第二路径，在所述第二路径被选择时，所述第二路径提供较长延迟，以及至少一个虚设逻辑门，其耦合到所述第二路径，且提供所述额外负载以获得所述第二路径的所述较长延迟，其中不同数目个所述至少一个虚设逻辑门会引起所述第二路径的不同量的分数延迟。12.根据权利要求11所述的集成电路，所述至少一个虚设逻辑门包含第三延迟电路，其在被启用时提供二分...

【专利技术属性】
技术研发人员：穆斯塔法·克斯金，马尔奇奥·佩德拉里诺伊，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US