电子电路和照相机制造技术

本发明专利技术涉及电子电路和照相机。电子电路包含：用于产生第一组信号和第二组信号的产生电路；和用于传送第一组信号和第二组信号的传送路径。第一组信号由与作为基准时钟的上升缘和下降缘中的一者的第一边缘同步化的信号构成，并且，第二组信号由与作为上升缘和下降缘中的另一者的第二边缘同步化的信号构成。传送路径包含用于传送构成第一组的信号的第一传送线和用于传送构成第二组的信号的第二传送线，并且，第一传送线和第二传送线被交替地布置。

【技术实现步骤摘要】

本专利技术涉及电子电路和照相机。
技术介绍
当信号线之间的距离减小时，信号线之间的寄生电容成为问题。特别地，当向两个相邻的信号线输出反相的信号时，由于两个信号线之间的寄生电容，因此信号转变延迟。日本专利公开No.2-284449公开了以解决这种当向两个相邻信号线输出反相信号时出现的问题为目的的专利技术。具体而言，日本专利公开No.2-284449公开了包含由用于传送同相信号的多个信号线构成的第一组信号线和由用于传送相位与第一组的信号线相反的信号的多个信号线构成的第二组信号线的半导体存储装置。在该半导体装置中，第一组信号线与第二组信号线之间的距离比同一组信号线内的信号线之间的距离大。在日本专利公开No.2-284449中公开的这种通过增加信号线之间的距离减少由于寄生电容导致的信号转变延迟的方法增加各组信号线占据的面积，并导致电路面积的增加。
技术实现思路
本专利技术提供有利于抑制电路面积的增加、同时提高信号传送的速度的技术。本专利技术的方面中的一个提供一种电子电路，该电子电路包括：被配置为产生第一组信号和第二组信号的产生电路；和被配置为传送第一组信号和第二组信号的传送路径，其中，第一组信号由与作为基准时钟的上升缘和下降缘中的一者的第一边缘同步化的多个信号构成，并且，第二组信号由与作为基准时钟的上升缘和下降缘中的另一者的
第二边缘同步化的多个信号构成，以及，传送路径包含被配置为传送构成第一组信号的多个信号的多个第一传送线和被配置为传送构成第二组信号的多个信号的多个第二传送线，并且，多个第一传送线和多个第二传送线被交替地布置。本专利技术的方面中的一个提供一种照相机，该照相机包括：固态图像传感器，其中，固态图像传感器包含电子电路，该电子电路包含：被配置为产生第一组信号和第二组信号的产生电路；和被配置为传送第一组信号和第二组信号的传送路径，其中，第一组信号由与作为基准时钟的上升缘和下降缘中的一者的第一边缘同步化的多个信号构成，并且，第二组信号由与作为基准时钟的上升缘和下降缘中的另一者的第二边缘同步化的多个信号构成，以及，传送路径包含被配置为传送构成第一组信号的多个信号的多个第一传送线和被配置为传送构成第二组信号的多个信号的多个第二传送线，并且，多个第一传送线和多个第二传送线被交替地布置。从参照附图对示例性实施例的以下描述，本专利技术的其它特征将变得清晰。附图说明图1是示出根据第一实施例的电子电路或计数器的布置的示图；图2是示出根据第一实施例的动作例子的定时图；图3A和图3B是分别例示构成传送路径的多个传送线的布置的示图；图4是示出根据第二实施例的电子电路或计数器的布置的示图；图5是示出根据第二实施例的动作例子的定时图；图6是示出根据第二实施例的另一动作例子的定时图；图7是示出根据第二实施例的又一动作例子的定时图；图8是示出根据第三实施例的电子电路或固态图像传感器的布置的示图；图9是示出根据第三实施例的电子电路或固态图像传感器的一部
分的布置的示图；图10是示出根据第三实施例的电子电路或固态图像传感器的另一部分的布置的示图；以及图11是示出根据第三实施例的电子电路或固态图像传感器的动作例子的定时图。具体实施方式以下，将参照附图描述本专利技术的示例性实施例。将参照图1描述根据本专利技术的第一实施例的电子电路1。电子电路1包含产生第一组信号和第二组信号的产生电路GC以及传送第一组信号和第二组信号的传送路径TP。第一组信号由与作为基准时钟CLK的上升缘和下降缘中的一者的第一边缘同步化的多个信号OUT0和OUT1构成。第二组信号由与作为基准时钟CLK的上升缘和下降缘中的另一者的第二边缘同步化的多个信号OUT2和OUT3构成。传送路径TP包含传送构成第一组信号的多个信号OUT0和OUT1的多个第一传送线100和120以及传送构成第二组信号的多个信号OUT2和OUT3的多个第二传送线110和130。多个第一传送线100和120与多个第二传送线110和130被交替地布置。换句话说，以第一传送线100、第二传送线110、第一传送线120和第二传送线130的次序布置多个第一传送线100和120与多个第二传送线110和130。产生电路GC可包含逻辑电路LC和定时调整电路TC。逻辑电路LC响应于基准时钟CLK动作并且产生多个位信号Q0、Q1、Q2和Q3。定时调整电路TC根据从逻辑电路LC输出的多个位信号Q0、Q1、Q2和Q3产生输出到多个第一传送线100和120的第一组信号和输出到多个第二传送线110和130的第二组信号。定时调整电路TC可包含多个第一触发器60和70与多个第二触发器80和90。多个第一触发器60和70通过根据作为基准时钟CLK的上升缘和下降缘中的一者的第一边缘执行同步化产生构成第一组信号的多个信号OUT0和OUT1。多个第二触发器80和90通过根据作
为基准时钟CLK的上升缘和下降缘中的另一者的第二边缘执行同步化产生构成第二组信号的多个信号OUT2和OUT3。定时调整电路TC可包含信号线52和54。信号线52向多个第一触发器60和70提供作为基准时钟CLK的上升缘和下降缘中的一者的第一边缘。信号线54向多个第二触发器80和90提供作为基准时钟CLK的上升缘和下降缘中的另一者的第二边缘。在一个例子中，信号线52是用于供给基准时钟CLK的信号线，并且，信号线54是用于供给通过用反向器50使基准时钟CLK反向获得的反向基准时钟的信号线。信号线52和54优选被布置为不彼此相交。该布置对减少由各信号线52和54传送的基准时钟和反向基准时钟信号的钝性(bluntness)是有利的。在图1所示的例子中，定义不相互重叠的第一矩形区域和第二矩形区域，并且，多个第一触发器60和70被排列于第一矩形区域中，并且多个第二触发器80和90被排列于第二矩形区域中。这种布置对提供信号线52和54不相交的布置是有利的。另一方面，例如，在多个第一触发器60和70与第二触发器80和90被交替地布置的布置中，信号线52和54可相交。在第一实施例中，逻辑电路LC可以是响应于基准时钟CLK执行计数动作的计数器。计数器的计数模式可例如为向上计数动作或向下计数动作，但也可以是另一模式。在另一例子中，逻辑电路LC可例如为产生分别具有随机值的信号作为多个位信号Q0、Q1、Q2和Q3的电路或者输出通过处理输入信号获得的值的电路。在图1所示的例子中，逻辑电路LC是通过串联连接多个触发器10、20、30和40构成的计数器。多个触发器10、20、30和40分别包含时钟端子CK、数据输入端子D、数据输出端子Q、反向数据输出端子QB和复位端子R。基准时钟CLK被供给到第一触发器10的时钟端子CK。触发器10的反向数据输出端子QB和触发器10的数据输入端子D连接，并且，从触发器10的数据输出端子Q输出信号Q0。第一触发器10的反向数据输出端子QB与第二触发器20的时钟端子CK连接，并且，第一触发器10的反向数据输出QB0被供给到第二触发器20的时钟端子CK。触发器20的反向数据输出端子QB和触发器20的数据输入端子D连接，并且，从触发器20的数据输出端子Q输出信号Q1。第二触发器20的反向数据输出端子QB与第三触发器30的时钟端子CK连接，并且，第二触发器20的反向数据本文档来自技高网...

【技术保护点】
一种电子电路，其特征在于包括：被配置为产生第一组信号和第二组信号的产生电路；和被配置为传送第一组信号和第二组信号的传送路径，其中，第一组信号由与作为基准时钟的上升缘和下降缘中的一者的第一边缘同步化的多个信号构成，并且，第二组信号由与作为基准时钟的上升缘和下降缘中的另一者的第二边缘同步化的多个信号构成，以及，传送路径包含被配置为传送构成第一组信号的多个信号的多个第一传送线和被配置为传送构成第二组信号的多个信号的多个第二传送线，并且，所述多个第一传送线和所述多个第二传送线被交替地布置。

【技术特征摘要】
2015.02.27 JP 2015-0393181.一种电子电路，其特征在于包括：被配置为产生第一组信号和第二组信号的产生电路；和被配置为传送第一组信号和第二组信号的传送路径，其中，第一组信号由与作为基准时钟的上升缘和下降缘中的一者的第一边缘同步化的多个信号构成，并且，第二组信号由与作为基准时钟的上升缘和下降缘中的另一者的第二边缘同步化的多个信号构成，以及，传送路径包含被配置为传送构成第一组信号的多个信号的多个第一传送线和被配置为传送构成第二组信号的多个信号的多个第二传送线，并且，所述多个第一传送线和所述多个第二传送线被交替地布置。2.根据权利要求1所述的电路，其中，产生电路包含：被配置为通过响应于基准时钟而动作来产生多个位信号的逻辑电路，以及被配置为根据从逻辑电路输出的多个位信号来产生第一组信号和第二组信号的定时调整电路。3.根据权利要求2所述的电路，其中，定时调整电路包含：被配置为通过根据第一边缘执行同步化来产生第一组信号的多个第一触发器，以及被配置为通过根据第二边缘执行同步化来产生第二组信号的多个第二触发器，以及被配置为向多个第一触发器提供第一边缘的信号线和被配置为向多个第二触发器提供第二边缘的信号线彼此不相交。4.根据权利要求2所述的电路，其中，所述逻辑电路包含被配置为响应于基准时钟来执行计数动作的计数器。5.根据权利要求3所述的电路，其中，逻辑电路包含被配置为响
\t应于基准时钟来执行计数动作的计数器。6.根据权利要求4所述的电路，其中，计数器包含二进制计数器。7.根据权利要求4所述的电路，其中，计数器包含格雷码计数器。8.根据权利要求7所述的...

【专利技术属性】
技术研发人员：小林秀央，山崎和男，樋山拓己，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：日本;JP