一种存储器编译器时序仿真方法技术

本发明专利技术涉及存储器时序仿真技术领域，尤其涉及一种存储器编译器时序仿真方法，通过对时序路径进行划分，使得每个子路径集合仅与一种参数单独相关，并对每个子路径集合针对其单独相关的参数分别进行时序仿真，之后通过数学模型对仿真结果进行计算以获取时序的全路径时序，从而在得到精确仿真结果的同时，有效减少了计算资源的消耗，进而提高了时序仿真的效率，并减少了仿真的成本。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及存储器时序仿真
，尤其涉及，通过对时序路径进行划分，使得每个子路径集合仅与一种参数单独相关，并对每个子路径集合针对其单独相关的参数分别进行时序仿真，之后通过数学模型对仿真结果进行计算以获取时序的全路径时序，从而在得到精确仿真结果的同时，有效减少了计算资源的消耗，进而提高了时序仿真的效率，并减少了仿真的成本。【专利说明】
本专利技术涉及存储器时序仿真
，尤其涉及。
技术介绍
深亚微米制程下的大规模集成电路时序仿真非常耗时耗资源，特别对高密度存储器编译器而言，时序仿真针对不同的存储器实例(该存储器实例为存储器编译器产生的一个特定容量的存储器宏单元)、输入端斜坡(输入端斜坡为输入端信号从低电平到高电平(或相反)翻转的时间)和输出端负载(输出端负载为输出端驱动的门和导线负载的等效电容)的组合，需要成倍的计算资源，而且在很多情形下，由于时序路径过长，可能会造成仿真失败。存储器编译器产生的存储器实例是SoC(SyStem On Chip，片上系统)设计中不可或缺的基础IP(Intellectual Property，智慧财产)，其时序模型根据不同的存储器实例分别仿真得出。在同一个存储器实例中，由于时钟斜坡、输入端斜坡和输出端负载的不同，不同的时序需要针对这三种参数的组合分别仿真。以输出端引脚的延时为例，其与时钟斜坡和自身的负载相关。在时序模型中，我们通常会提供以时钟斜坡和输出端负载为索引的7X7 (或9X9，…)的查找表以表示延时，7X7的查找表如图1如示，为时序精确起见，针对不同时钟斜坡和输出端负载索引的组合，延时会被一一仿真，也就是说，对同一个存储器实例的单个时序需要仿真49次。另外，由于先进工艺下存储器的密度很高，信号线的延时路径从时钟到输出端，需要经过非常复杂的电路，仿真器需要消耗很多的计算资源，更坏的情况是仿真失败，这在针对大容量的存储器编译器情况下是常见的。全时序路径仿真是目前较常用的仿真方法，其对信号的时序路径进行全仿真，即单次仿真从输入端、时钟到输出端的整条时序路径，其缺点是仿真非常消耗计算资源，且容易仿真失败，此外，在存储器编译器中，信号时序可能与时钟斜坡、输入端斜坡、输出端负载和存储器实例的一个或多个组合相关；如图2所示全时序路径仿真需对上述每一种组合进行仿真，但这只是计算资源足够多的理想情况。在工程实践中，全时序路径的仿真是不可取的，因为其消耗太多的计算资源，还很可能发生仿真失败。线性插值也是现有的一种仿真技术，这种技术减少了不同输入端、时钟斜坡、输出端负载的仿真组合，仅仿真其中的少数几种组合，其他组合通过线性插值得出，比如图1中的查找表，只仿真Dili，D171，D144，D117，D177这5组时序，其他时序通过线性插值得出。这种技术虽然减少了计算资源消耗，但却具有时序非常不精确的缺点。因此，如何找到，以克服采用全时序路径仿真和线性插值的仿真方法的缺陷成为本领域技术人员致力于研究的方向。
技术实现思路
针对上述存在的问题，本专利技术公开一种基于时序路径划分的存储器编译器时序仿真方法，应用于对所述存储器编译器产生的存储器实例的时序进行仿真，所述方法包括如下步骤:将所述时序的路径划分为若干子路径集合，且每个所述子路径集合仅与一种参数单独相关；对每个所述子路径集合分别进行时序仿真得到所述若干子路径集合的时序仿真结果；根据所述若干子路径集合的时序仿真结果获取所述时序的全路径时序。上述的存储器编译器时序仿真方法，其中，根据所述若干子路径集合的时序仿真结果获取所述时序的全路径时序的步骤具体为:通过数学模型对所述若干子路径集合的时序仿真结果进行计算以获取所述时序的全路径时序。上述的存储器编译器时序仿真方法，其中，所述参数的种类包括时钟斜坡、输入端斜坡、输出端负载和存储器实例容量。上述的存储器编译器时序仿真方法，其中，将所述时序的路径划分为若干子路径集合，具体为:若所述时序仿真的对象为所述存储器实例输出端延时的时序，将所述路径划分为输入端斜坡相关子路径集合、输出端负载相关子路径集合和存储器实例容量相关子路径集入口 ο上述的存储器编译器时序仿真方法，其中，若所述时序仿真的对象为所述存储器实例输入端数据信号的建立或保持时序，所述建立或保持时序包括输入端信号延时的时序和时钟延时的时序。上述的存储器编译器时序仿真方法，其中，将所述输入端信号延时的时序的路径和/或所述时钟延时的时序的路径划分为输入端斜坡相关子路径集合和存储器实例容量相关子路径集合，并分别获取所述输入端信号延时的时序的全路径时序以及所述时钟延时的时序的全路径时序。上述的存储器编译器时序仿真方法，其中，所述输入端数据信号的建立时序通过下式计算:T1= T Sig1-Tckl所述输入端数据信号的保持时序通过下式计算:T2= T ck2-Tsig2其中，1\为所述输入端数据信号的建立时序，T 2为所述输入端数据信号的保持时序，TslgJP T _均为输入端信号延时的时序的全路径时序，T &和T w均为时钟延时的时序的全路径时序。上述的存储器编译器时序仿真方法，其中，将所述时序的路径划分为若干子路径集合的划分点为信号网络中的信号节点。上述的存储器编译器时序仿真方法，其中，若两个信号节点之间的子路径包括多个分支路径，对该子路径进行时序仿真的步骤具体为:对每个所述分支路径分别进行时序仿真得到各分支路径的时序仿真结果，并对各分支路径的时序仿真结果取最大值，以获取所述两个信号节点之间的子路径的时序仿真结果O本专利技术公开了，通过对时序的路径进行划分，使得每个子路径集合仅与一种参数单独相关，并对每个子路径集合针对其单独相关的参数分别进行时序仿真，之后通过数学模型对仿真结果进行计算以获取时序的全路径时序，从而在得到精确仿真结果的同时，有效减少了计算资源的消耗。具体【附图说明】通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本专利技术的主旨。图1是本专利技术
技术介绍
中以时钟斜坡和输出端负载为索引的查找表；图2是本专利技术
技术介绍
中全时序路径的仿真流程图；图3是本专利技术实施例中存储器编译器时序仿真方法的流程图；图4是本专利技术实施例中划分时序路径仿真的流程示意图；图5是本专利技术实施例中输出端延时路径的结构示意图；图6是本专利技术实施例中输入端数据信号的建立或保持时序的路径的结构示意图；图7是本专利技术实施例中两个节点之间具有分支的子路径的结构示意图。【具体实施方式】下面结合附图和具体的实施例对本专利技术作进一步的说明，但是不作为本专利技术的限定。如图3和图4所示，本专利技术公开了，应用于对存储器编译器产生的存储器实例的时序进行仿真，该方法具体包括如下步骤:步骤SI，将时序的路径划分为若干子路径集合，且每个子路径集合仅与一种参数单独相关。在本专利技术一个优选的实施例中，该参数的种类包括时钟斜坡、输入端斜坡、输出端负载和存储器实例容量，也就是说，根据具体的时序仿真对象的不同可将时序的路径划分为时钟斜坡相关子路径集合(即与时钟斜坡相关的子路径集合)和/或输入端斜坡相关子路径集合(即与输入端斜坡相关的子路径集合)和/或输出端负载相关子路径集合(本文档来自技高网...

【技术保护点】
一种存储器编译器时序仿真方法，其特征在于，应用于对所述存储器编译器产生的存储器实例的时序进行仿真，所述方法包括如下步骤：将所述时序的路径划分为若干子路径集合，且每个所述子路径集合仅与一种参数单独相关；对每个所述子路径集合分别进行时序仿真得到所述若干子路径集合的时序仿真结果；根据所述若干子路径集合的时序仿真结果获取所述时序的全路径时序。

【技术特征摘要】

【专利技术属性】
技术研发人员：张爱林，王林，郑坚斌，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海;31