芯片布局规划活动分布的估计制造技术

在芯片设计中估计每单元的活动的仿真或计算和对单元逻辑最终将被放置于其中的特定位置或区域的估计相结合，提供了对布局规划内的活动分布的估计的计算。可以利用细粒度(在门级)、在粗粒度(在宏观级)或者在中间粒度(在片上网络单元级)执行活动分布估计。将所述估计可视地显示给设计工具的用户。另外，所述估计用于对布局规划和所述布局规划内的单元的位置和配置进行手动和自动优化。

【技术实现步骤摘要】

本专利技术涉及芯片设计领域，并且更具体的，涉及电子设计自动化。
技术介绍
在芯片设计中，越来越重要的考虑因素是功耗。这不仅包括总体功耗，还包括局部功耗的分布，并且不仅包括时间平均的功耗，还包括最大瞬时功耗。芯片的布局规划内的逻辑单元的布置极大地决定了功耗。如本文使用的术语“逻辑单元”、“逻辑”和“单元”中的每一个都具有它们的行业标准含义，并且还可以指下列中的一个或多个：电路、部件、寄存器、处理器、软件或它们的任意组合。特别是，功耗由逻辑单元内的活动量来确定。可以通过仿真来估计逻辑单元中的活动量。需要一种以有效地方式将仿真信息与芯片的布局规划内的分布的、局部化的功耗相关联，将功耗可视化并利用关联的信息改进分布的系统和方法。
技术实现思路
本专利技术的一个方面涉及估计芯片布局规划内的局部活动。这通过根据多个单元的位置以及那些单元中的每一个单元的活动量来计算布局规划中的位置范围的活动分布来实现。本专利技术的另一个方面涉及通过显示覆盖有活动信息的布局规划来使结果可视化。可以基于内部活动显示单元的活动信息，或者可以基于数据传输活动显示连接的活动信息。可以基于单元位置估计函数来计算活动分布。活动分布也可以基于每单元的活动的仿真或者计算的每单元的活动量。本专利技术的另一个方面涉及基于活动分布信息优化芯片设计。这可以通过计算或者通过迭代过程来实现。另外，优化可以是对布局规划进行优化或者是对将被放置在布局规划中的单元进行优化。估计、可视化和优化的上述方面可以在软件中实现，通过一个或多个非暂时性计算机可读介质在一个或多个计算装置上执行所述软件。附图说明图1是根据本专利技术的各个方面的估计并显示布局规划内的活动分布的方法的流程图。图2示出了根据本专利技术的各个方面的布局规划活动图的2D显示。图3示出了根据本专利技术的各个方面的指示平均活动和最大瞬时活动的布局规划活动图的3D显示。具体实施方式在详细描述根据本专利技术的实施例之前，应当注意到的是，实施例主要在于与有助于本专利技术有关的方法步骤和设备部件的组合。因此，在适当时，已经由附图中的常规符号表示部件和方法步骤，附图仅示出了与理解本专利技术的实施例相关的具体细节，从而对于已经从本说明书受益的本领域技术人员来说将显而易见的那些细节不会模糊本公开。本专利技术提供了在芯片设计过程的早期，对芯片布局规划内的功耗分布的估计和可视化，以及使用该信息对逻辑单元的布置进行优化。估计根据如在本专利技术的实施例获取的各个方面，通过门级或者RTL仿真(例如，Verilog仿真)生成SAIF文件。SAIF文件表示每个模块库单元的开关活动。布置后的芯片的布局视图示有重叠的每个门的活动。根据本专利技术的其他方面以及另一个实施例，通过电子系统级(ESL)仿真(例如，SystemC仿真)生成活动文件(例如，信号值变化导出(VCD)文件)。活动文件表示信道传输活动每个模块接口。布置后的芯片的布局视图示有重叠的每个模块单元的活动。基于以模块指示的寄存器以及通过综合和布置保存的I/O名确定逻辑单元的位置。片上网络(NoC)包括遍布芯片的逻辑运算和最长的导线。在NoC的逻辑运算和导线中消耗的功率显著。功耗与NoC的每个部分中的活动量成正比。芯片布局规划的布置和布局规划内的NoC影响芯片物理上的何处消耗该NoC功率。根据本专利技术的各个方面和另一个实施例，通过NoC通信量场景仿真(例如，由NoC设计软件运行的仿真)产生活动数据。活动数据表示每单元的活动。基于用户绘制的保留和排除区域的芯片的布局规划估计示有重叠的每单元的活动。基于布置估计函数确定单元的位置。美国专利公开US20130174113A1描述了一些这类算法。其他布置估计算法基于网格点。根据一些方面和一些实施例，单元的活动是在其每个连接上传输量的总和。根据一些方面和一些实施例，每单元的活动由单元之间的连接的数据宽度加权。根据一些方面和一些实施例，每单元的活动由每个单元中的逻辑的大小和类型的估计加权。根据一些方面和一些实施例，单元的活动由其到其他连接的单元的距离加权。根据一些方面和一些实施例，每单元的活动由单元的一个或多个时钟频率加权。根据一些方面和一些实施例，每单元的活动由在断电状态消耗的时间的一部分加权。加权计算包括乘以因子和相加常数。因为活动可以用作功耗的替代，所以常数和不涉及活动的其他因子用于说明泄露功耗。因子说明单元之间的活动比例相对差。在一些方面和实施例中，并且在很多情况下为了实现足够高的精度，因子与加权值成线性关系。然而，在一些方面和实施例中，为了实现更高的精确度，使用了二次因子。根据本专利技术的一些其他方面和实施例，使用了指数因子。根据一些方面和一些实施例，通过运行多场景的仿真(例如，对应于芯片的不同使用情况的多种场景)来计算活动。根据一些方面和一些实施例，对多个单元列表进行分析。例如，不同的单元列表对应于例示不同数量或不同类型的单元的架构折衷中的不同试验。根据一些方面和一些实施例，计算多个布局略图的活动分布。不同的布局略图可对应于不同的潜在的布局规划。通常，一些布局规划比其他布局规划更好地适于活动分布，并且一些布局规划更好地适于与可用性和可制造性相关的其他因子。根据一些方面和一些实施例，在不使用仿真的情况下进行活动分布的计算。在当单元必须等待资源时该单元内的活动暂停的情况下，仿真说明、单元之间的连接说明以及布局规划内的单元布置对于活动估计来说是足够的。例如，因为当NoC链路被下游的通信量阻塞时，NoC链路上实际上没有活动，所以仅需要知道通过该链路在起始器-目标路径上发送的带宽总量以计算平均活动。利用常数活动值说明具有恒定的活动类型的单元(例如，时钟或者自由计数器)。很多设计和用例中的时钟树比其驱动的逻辑具有更多的切换活动。时钟门控可以减少这种活动。可以基于不同的状态信息在不同的级别进行时钟门控，例如，基于握手信号在模块级或者基于合成工具生成的闩锁在门级进行时钟门控。根据一些方面和一些实施例，活动估计包括基于采用的时钟门控的级别的加权因子。根据一些方面和一些实施例，计算了密度图。这表示每个区域中的每单位面积的活动。在多个区域粒度(包括在单个网格区级和单元级)进行该计算。根据一些方面和一些实施例，定义了阈值。活动密度超过该阈值的区域被认为出现故障。可视化现在参考图1，根据本专利技术的一些方面和一些实施例，根据本专利技术的一些方面和一些实施方案中，示出了本文档来自技高网...

【技术保护点】
一种用于估计布局规划内的活动分布的方法，所述方法包括：接收作为输入的、描述多个单元中的每个单元的位置的信息；接收作为输入的、描述多个单元中的每个单元的活动量的信息；以及根据所述多个单元中的至少一个单元的位置和所述多个单元中的至少一个单元的活动量，计算位置范围的活动量。

【技术特征摘要】
2014.12.31 US 14/588,3011.一种用于估计布局规划内的活动分布的方法，所述方法包括：
接收作为输入的、描述多个单元中的每个单元的位置的信息；
接收作为输入的、描述多个单元中的每个单元的活动量的信息；以及
根据所述多个单元中的至少一个单元的位置和所述多个单元中的至
少一个单元的活动量，计算位置范围的活动量。
2.根据权利要求1所述的方法，进一步包括：
显示所述布局规划的图像；以及
在所述布局规划内，显示所述多个单元中的至少一个单元，
其中，所述多个单元中的至少一个单元的显示表示所述活动量。
3.根据权利要求1所述的方法，进一步包括：
显示所述布局规划；以及
在所述布局规划内，显示所述多个单元中的至少两个单元之间的连
接，
其中，连接的显示表...

【专利技术属性】
技术研发人员：普仲朗，邓敏琦，
申请(专利权)人：安通思公司，
类型：发明
国别省市：美国;US