电压调节电路制造技术

本实用新型专利技术公开一种电压调节电路，其包括：输入级电路，其包括第一电流源、第一差分晶体管、第二差分晶体管、第三晶体管和第四晶体管；第二级电路，其第一输入端与第三晶体管的栅极相连，其第二输入端与第四晶体管的栅极相连；输出级电路，其输入端与第二级电路的输出端相连，其输出端得到输出电压；抬压电路，其输入端与所述输出级电路的输出端相连；补偿电路，其包括MOS晶体管，其栅极与第二差分晶体管的漏极相连，其源极、漏极和衬体端都与所述抬压电路的输出端相连，其中所述抬压电路的输出端输出的电压等于输出级电路的输出电压和预定阈值电压的和。本实用新型专利技术中通过设置抬压电路，可以加大补偿电容两端的电压差，从而提高相位裕度。

【技术实现步骤摘要】
【专利说明】
本技术涉及一种电路设计领域，尤其涉及带抬压电路的电压调节电路。【
技术介绍
】相位补偿有助于保证负反馈环路的稳定性。图1是一种现有的电压调压器的补偿方式。相位裕度是衡量稳定性的一种标准。相位裕度越大，稳定性越好。很多电压调压器被用于给数字电路供电，随着数字电路的工艺改进，一般会不断减小数字电路供电电压，例如以前用1.8V供电的数字电路，逐渐迀移至1.2V供电的设计，随着不断发展，有些数字电路进一步减小供电电压至1.1V或1.0V，甚至0.9V，即图1中节点Vo的电压被设计为更低如0.9V的电压。为了节省芯片面积，图1中的电容MPC—般用PMOS管来实现。PMOS管如图1连接方式形成电容MPC，该电容的电容值会随着其两端的电压变化而变化，当其两端电压(即Vo和节点VA之间的电压差)越小时，其电容值越小。这样就导致随着Vo电压越低时，MPC两端的电压差越小，导致MPC的电容值减小，当MPC电容值太小时，电压调压器环路的相位裕度就会太小，导致环路振荡。同时，芯片生产时，有些芯片会位于慢工艺角(Slow corner)，此时，晶体管MNY3的阈值电压偏高，导致VA节点的电压偏高，将恶化此问题。当芯片工作温度升高时，晶体管MNY3的阈值电压也会增大，导致VA节点的电压增加，进一步恶化此问题。有必要提出一种方案以解决上述问题。【
技术实现思路
】本技术的目的之一在于提供一种电压调节电路，其可以加大补偿电容两端的电压差，从而提高相位裕度。为实现上述目的，根据本技术的一个方面，本技术提供一种电压调节电路，其包括:输入级电路，其包括第一电流源、第一差分晶体管、第二差分晶体管、第三晶体管和第四晶体管，第一电流源的输入端与输入电压相连，其输出端与第一差分晶体管和第二差分晶体管的源极相连，第一差分晶体管的漏极与第三晶体管的漏极相连，第三晶体管的源极接地，第二差分晶体管的漏极与第四晶体管的漏极相连，第四晶体管的源极接地，第二差分晶体管的栅极与参考电压相连;第二级电路，其第一输入端与第三晶体管的栅极相连，其第二输入端与第四晶体管的栅极相连;输出级电路，其输入端与第二级电路的输出端相连，其输出端得到输出电压，其包括有串联于所述输出级电路的输出端和接地端之间的分压电路，该分压电路的输出端与第一差分晶体管的栅极相连;抬压电路，其输入端与所述输出级电路的输出端相连;补偿电路，其包括MOS晶体管，其栅极与第二差分晶体管的漏极相连，其源极、漏极和衬体端都与所述抬压电路的输出端相连，其中所述抬压电路的输出端输出的电压等于输出级电路的输出电压和预定阈值电压的和。进一步的，所述抬压电路包括电流源ISI和PMOS晶体管MPS，其中电流源ISI的输入端与输入电压相连，其输出端与PMOS晶体管MPS的源极相连，PMOS晶体管MPS的栅极作为所述抬压电路的输入端，PMOS晶体管MPS的源极作为所述抬压电路的输出端，PMOS晶体管MPS的漏极接地，PMOS晶体管MPS的衬体端与其源极或输入电压相连，所述预定阈值电压为所述PMOS晶体管MPS的栅源电压的绝对值。进一步的，所述抬压电路包括电流源IS2和NMOS晶体管MNS，其中电流源IS2的输入端与输入电压相连，其输出端与匪OS晶体管丽S的漏极相连，匪OS晶体管丽S的源极作为所述抬压电路的输入端，NMOS晶体管丽S的漏极作为所述抬压电路的输出端，匪OS晶体管丽S的衬体端接地，所述预定阈值电压为所述NMOS晶体管MNS的栅源电压的绝对值。进一步的，第二级电路包括晶体管MNY2、MPY4、MP4、MN3、MP5和第二电流源Iss2，其中晶体管MNY2的源极接地，栅极作为第二级电路的第一输入端，其漏极与晶体管MPY4的漏极相连，晶体管MPY4的源极接输入电压，其栅极与晶体管MP4的栅极相连，晶体管MN3的源极接地，栅极作为第二级电路的第二输入端，其漏极与晶体管MP4的漏极相连，晶体管MP4的源极接输入电压，晶体管MP5的源极接输入电压，栅极与晶体管MP4的漏极相连，其漏极与第二电流源Iss2的输入端相连，第二电流源Iss2的输出端接地，晶体管MP5的漏极作为第二级电路的输出端。与现有技术相比，本技术中通过设置抬压电路，可以加大补偿电容两端的电压差，从而提高相位裕度。【【附图说明】】为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:图1为现有技术中的电压调节器的电路示意图；图2为本技术中的电压调节器在一个实施例中的电路示意图；图3为本技术中的电压调节器在另一个实施例中的电路示意图；图4为本技术中的电压调节器在再一个实施例中的电路示意图。【【具体实施方式】】本技术的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本技术技术方案的运作。为透彻的理解本技术，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本技术则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本技术的目的，由于熟知的方法和程序已经容易理解，因此它们并未被详细描述。此处所称的“一个实施例”或“实施例”是指可包含于本技术至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。图2为本技术中的电压调节器在一个实施例200中的电路示意图。所述电压调节电路200包括输入级电路210、第二级电路(未标记)、输出级电路220、抬压电路230和补偿电路MPC(或称补偿电容或电容)。所述输入级电路210包括第一电流源Issl、第一差分晶体管MPl、第二差分晶体管MPY1、第三晶体管MN2和第四晶体管MNY3。第一电流源Issl的输入端与输入电压Vin相连，其输出端与第一差分晶体管MPl和第二差分晶体管MPYl的源极相连，第一差分晶体管MPl的漏极与第三晶体管MN2的漏极相连，第三晶体管MN2的源极接地，第二差分晶体管MPYl的漏极与第四晶体管MNY3的漏极相连，第四晶体管MNY3的源极接地，第二差分晶体管MPYl的栅极与参考电压Vref相连。所述第二级电路包括第一输入端、第二输入端和输出端。所述第二级电路的第一输入端与第三晶体管MN2的栅极相连，其第二输入端与第四晶体管MN3的栅极相连。具体的，第二级电路包括晶体管MNY2、MPY4、MP4、丽3、MP5和第二电流源I ss2。其中晶体管MNY2的源极接地，栅极作为第二级电路的第一输入端，其漏极与晶体管MPY4的漏极相连，晶体管MPY4的源极接输入电压Vin，其栅极与晶体管MP4的栅极相连。晶体管MN3的源极接地，栅极作为第二级电路的第二输入端，其漏极与晶体管MP4的漏极相连，晶体管MP4的源极接输入电压Vin。晶体管MP5的源极接输入电压，栅极与晶体管MP4的漏极相连，其漏极与第二电流源Iss2的输入端相连本文档来自技高网...

【技术保护点】
一种电压调节电路，其特征在于，其包括：输入级电路，其包括第一电流源、第一差分晶体管、第二差分晶体管、第三晶体管和第四晶体管，第一电流源的输入端与输入电压相连，其输出端与第一差分晶体管和第二差分晶体管的源极相连，第一差分晶体管的漏极与第三晶体管的漏极相连，第三晶体管的源极接地，第二差分晶体管的漏极与第四晶体管的漏极相连，第四晶体管的源极接地，第二差分晶体管的栅极与参考电压相连；第二级电路，其第一输入端与第三晶体管的栅极相连，其第二输入端与第四晶体管的栅极相连；输出级电路，其输入端与第二级电路的输出端相连，其输出端得到输出电压，其包括有串联于所述输出级电路的输出端和接地端之间的分压电路，该分压电路的输出端与第一差分晶体管的栅极相连；抬压电路，其输入端与所述输出级电路的输出端相连；补偿电路，其包括MOS晶体管，其栅极与第二差分晶体管的漏极相连，其源极、漏极和衬体端都与所述抬压电路的输出端相连，其中所述抬压电路的输出端输出的电压等于输出级电路的输出电压和预定阈值电压的和。

【技术特征摘要】

【专利技术属性】
技术研发人员：王钊，
申请(专利权)人：无锡中感微电子股份有限公司，
类型：新型
国别省市：江苏;32