【技术实现步骤摘要】
用以改善在处理器中重新执行加载的装置与方法
本专利技术主要有关于一微电子领域的技术,特别有关改善在一乱序(out-of-order)处理器中重新执行加载的一节能机制。
技术介绍
机体装置技术在过去四十年迅速地发展。尤其在微处理器的发展,从4位、单一指令、10微米装置开始,随者半导体生产技术的进步,使得设计者能够设计出在架构和密度越来越复杂的装置。在80和90年代所谓的管线微处理器(pipelinemicroprocessor)和超纯量处理器(superscalar),发展成可在单一芯片上包含百万颗晶体管。20年后的现今,64位、32-纳米装置已被量产,其在单一芯片上具有十亿颗晶体管,且包含多个微处理器核心(microprocessorcore)来处理数据。除了指令平行应用在现今的多核心处理器(multi-coreprocessor),乱序执行(out-of-orderexecution)机制也被广泛的使用。根据乱序执行规则,指令以队列的方式储存在保留站(reservationstation)以供执行单元来执行,且只有因为是旧指令(olderinstruction)的执行,而在等候操作数(operand)的那些指令,才会被拦截到保留站,没有在等候操作数的指令则会直接被派送去执行。接下来,执行的结果会被依适当的顺序以队列的方式排列并放回缓存器。传统上在处理器阶段(processorstage),会被称为收回状态(retirestate)。因此,指令并未依照原先程序的顺序来执行。因为除了在闲置的状态,执行单元可用以当旧的指令在等候其操作数时,执行新的指令(you ...
【技术保护点】
一种用以改善在一乱序处理器重新执行加载的装置,其特征在于,所述装置包括:第一保留站,用以派送第一加载微指令,以及若所述第一加载微指令是指向多个非核心资源的其中一个的多个规定的加载微指令的其中一个,用以在保留总线进行侦测和指示;第二保留站,耦接至所述保留总线,在所述第一加载微指令派送后的第一数量的时钟周期之后,用以派送和所述第一加载微指令相依的一或多个新的微指令以进行执行,以及若在所述保留总线上指示所述第一加载微指令是所述多个规定的加载微指令的其中一个,所述第二保留站用以缓存所述一或多个新的微指令的派送,直到所述第一加载微指令取得操作数;以及所述多个非核心资源,包括:随机存取存储器,经由联合测试工作群组接口,通过对应所述乱序处理器的所述多个规定的加载微指令被程序化,其中当初始化时,所述乱序处理器存取所述随机存取存储器以决定所述多个规定的加载微指令。
【技术特征摘要】
2014.12.14 IB PCT/IB2014/0031701.一种用以改善在一乱序处理器重新执行加载的装置,其特征在于,所述装置包括:第一保留站,用以派送第一加载微指令,以及用以在保留总线进行侦测和指示所述第一加载微指令是否为指向多个非核心资源的其中一个的多个规定的加载微指令的其中一个;重新执行缩减器组件,用以检测所述规定的加载微指令是指示非核心资源,其中所述重新执行缩减器组件用以检测对应非核心资源的一加载微指令的运算码部份;第二保留站,耦接至所述保留总线,在所述第一加载微指令派送后的第一数量的时钟周期之后,用以派送和所述第一加载微指令相依的一或多个新的微指令以进行执行,以及若在所述保留总线上指示响应所述重新执行缩减器组件的检测,所述第一加载微指令是所述多个规定的加载微指令的其中一个,所述第二保留站用以缓存所述一或多个新的微指令的派送,直到所述第一加载微指令取得操作数,以及排除原本会导致重新执行的任何指示的判定;以及所述多个非核心资源,包括:随机存取存储器,经由联合测试工作群组接口,通过对应所述乱序处理器的所述多个规定的加载微指令被程序化,其中当初始化时,所述乱序处理器存取所述随机存取存储器以决定所述多个规定的加载微指令。2.根据权利要求1所述的装置,其特征在于,所述乱序处理器包括多核心处理器,以及其中在所述多核心处理器的每一核心包括所述第一保留站和所述第二保留站。3.根据权利要求2所述的装置,其特征在于,所述多个非核心资源的其中一个包括所述随机存取存储器,以及其中所述随机存取存储器和所述每一核心被安置在相同的芯片上,但配置在所述每一核心之外。4.根据权利要求2所述的装置,其特征在于,所述多个非核心资源的其中一个未和所述多核心处理器被安置在相同的芯片上,以及其中所述多个非核心资源的其中一个经由和所述每一核心一样被安置在相同的芯片上的总线被存取,但配置在所述每一核心之外。5.根据权利要求1所述的装置,其特征在于,还包括:执行单元,耦接至所述第一保留站,用以接收和执行所述第一加载微指令,以及若无接收到微指令以进行执行时,用以进入节能状态。6.根据权利要求5所述的装置,其特征在于,若所述第一加载微指令非所述规定的加载微指令,当超过成功执行所需的所述第一数量的时钟周期,所述执行单元在对应非命中的总线上指示所述第一加载微指令未成功执行,且启动所述一或多个新的微指令的重新执行。7.根据权利要求6所述的装置,其特征在于,若所述第一加载微指令是所述规定的加载微指令,当超过成功执行所需的所述第一数量的时钟周期,所述执行单元不会指示所述第一加载微指令未成功执行,且预防所述一或多个新的微指令的重新执行。8.一种用以改善重新执行加载的装置,其特征在于,所述装置包括:多核心处理器,包括多个核心,其中所述多个核心的每一核心包括:第一保留站,用以派送第一加载微指令,以及用以在保留总线进行侦测和指示所述第一加载微指令是否为指向多个非核心资源的其中一个的多个规定的加载微指令的其中一个;重新执行缩减器组件,用以检测所述规定的加载微指令是指示非核心资源,其中所述重新执行缩减器组件用以检测对应非核心资源的一加载微指令的运算码部份;第二保留站,耦接至所述保留总线,且在所述第一加载微指令派送后的第一数量的时钟周期之后,用以派送和所述第一加载微指令相依的一或多个新的微指令以进行执行,以及若在所述保留总线上指示响应所述重新执行缩减器组件的检测,所述第一加载微指令是所述多个规定的加载微指令的其中一个,所述第二保留站用以缓存所述一或多个新的微指令的派送,直到所述第一加载微指令取得操作数,以及排除原本会导致重新执行的任何指示的判定;以及所述多个非核心资源,包括:随机存取存储器,经由联合测试工作群组接口,通过对应乱序处理器的所述多个规定的加载微指令被程序化,其中当初始化时,所述乱序处理器存取所述随机存取存储器以决定所述多个规定的加载微...
【专利技术属性】
技术研发人员:吉拉德·M·卡尔,柯林·艾迪,葛兰·G·亨利,
申请(专利权)人:上海兆芯集成电路有限公司,
类型:发明
国别省市:上海;31
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