本发明专利技术公开一种带冗余结构的单片集成译码电路，包括：并联连接的第一译码器和第二译码器，作为所述译码电路的输入单元，其中第一译码器和第二译码器每个均包括M个输入端、一个使能端和2M个输出端；2M个输出单元，每个输出单元由分别来自第一译码器的一个输出端和第二译码器的一个输出端的信号驱动，其中M为自然数，且M≥2。
【技术实现步骤摘要】
本专利技术属于微电子器件
，具体涉及一种带冗余结构的单片集成译码电路。
技术介绍
随着科学技术的发展，电子系统在系统工程中的地位越来越重要。系统工程的寿命和可靠性水平也越来越高，特别是航天航空等主要领域对电子系统的可靠性水平提出了更高的要求。电子元器件是电子系统的重要组成部分，其可靠性水平直接影响电子系统和系统工程可靠性水平。因此，如何提高电子元器件可靠性水平已成为提高系统工程可靠性水平的关键。冗余设计思想在系统工程中已普遍采用，特别是在高可靠应用领域尤为突出。经有关方面数据统计，采用冗余设计比不采用冗余设计的系统可靠性水平可提高2-5倍。单片集成技术，即采用微电子工艺技术，对多种不同功能器件集成在一个芯片中的定制电路。单片集成技术具有集成度高、体积小、重量轻，焊点数目少等特点，从而提高了器件可靠性水平。
技术实现思路
本专利技术的目的在于提供一种器件结构，用于解决上述技术缺陷中的至少一个。本专利技术一方面提供一种带冗余结构的单片集成译码电路，包括:并联连接的第一译码器和第二译码器，作为所述译码电路的输入单元，其中第一译码器和第二译码器每个均包括Μ个输入端、一个使能端和2M个输出端;2M个输出单元，每个输出单元由分别来自第一译码器的一个输出端和第二译码器的一个输出端的信号驱动，其中Μ为自然数，且M2 2。在一个优选实施例中，每个所述输出单元包括第一PM0S晶体管、第二PM0S晶体管、第三PM0S晶体管、第四PM0S晶体管和电阻器，其中第一译码器的第Ν个输出端输出的驱动信号被馈送到第Ν个输出单元的第一 PM0S晶体管和第三PM0S晶体管的栅极，第一 PM0S晶体管的源极和第三PM0S晶体管的源极分别连接到电源端，第一 PM0S晶体管的漏极和第三PM0S晶体管的漏极相连接;其中第二译码器的第Ν个输出端输出的驱动信号被馈送到所述第Ν个输出单元的第二 PM0S晶体管和第四PM0S晶体管的栅极，第二 PM0S晶体管的源极和第四PM0S晶体管的源极与第一 PM0S晶体管的漏极和第三PM0S晶体管的漏极相连接;其中所述电阻器一端接地，另一端与第二 PM0S晶体管的漏极和第四PM0S晶体管的漏极相连接，作为所述第Ν个输出单元的输出端;并且其中Ν为自然数，且1<Ν<2μ。在又一个优选实施例中，该译码电路还包括2μ+1个二级反相器，分为两组，每组2μ个;其中第一组反相器中的每个反相器接收来自第一译码器的对应输出端的信号，第二组反相器中的每个反相器接收来自第二译码器的对应输出端的信号，并且分别输出的信号共同驱动所述2M个输出单元中的对应输出单元。在又一个优选实施例中，该译码电路还包括2μ+1个二级反相器，分为两组，每组2μ个;其中第一组反相器中的第N个反相器接收来自第一译码器的第N个输出端的信号，第二组反相器中的第Ν个反相器接收来自第二译码器的第Ν个输出端的信号，并且所述第一组反相器中的第Ν个反相器输出的信号被馈送到所述第Ν个输出单元的第一 PMOS晶体管和第三PMOS晶体管的栅极，所述第二组反相器中的第Ν个反相器输出的信号被馈送到所述第Ν个输出单元的第二 PMOS晶体管和第四PMOS晶体管的栅极。所述第二组反相器中的每个所述反相器包括第五PMOS晶体管、第六PMOS晶体管、第一匪OS晶体管和第二匪OS晶体管，其中第N个反相器中的第六PM0S晶体管的栅极和第二 NM0S晶体管的栅极连接到所述第二译码器的第N个输出端，第六PM0S晶体管的源极连接到电源端，第二 NM0S晶体管的源极接地，第六PM0S晶体管的漏极和第二匪OS晶体管的漏极连接到第五PM0S晶体管的栅极和第一匪OS晶体管的栅极，第五PM0S晶体管的源极连接到电源端，第一 NM0S晶体管的源极接地，第五PM0S晶体管的漏极和第一 NM0S晶体管的漏极连接到所述第N个输出单元的第二 PM0S晶体管和第四PM0S晶体管的栅极；并且所述第一组反相器中的每个所述反相器包括第七PM0S晶体管、第八PM0S晶体管、第三NM0S晶体管和第四NM0S晶体管，其中第N个反相器中的第八PM0S晶体管的栅极和第四匪OS晶体管的栅极连接到所述第一译码器的第N个输出端，第八PM0S晶体管的源极连接到电源端，第四NM0S晶体管的源极接地，第八PM0S晶体管的漏极和第四NM0S晶体管的漏极连接到第七PM0S晶体管的栅极和第三NM0S晶体管的栅极，第七PM0S晶体管的源极连接到电源端，第三匪OS晶体管的源极接地，第七PM0S晶体管的漏极和第三NM0S晶体管的漏极连接到所述第N个输出单元的第一 PM0S晶体管和第三PM0S晶体管的栅极。在又一个优选实施例中，所述第二组反相器中的每个第五PM0S晶体管的沟道宽长比(W/L)小于1。在又一个优选实施例中，所述第二组反相器中的每个第五PM0S晶体管的导通电阻至少是所述电阻器的电阻的十倍。在又一个优选实施例中，所述译码电路是在硅单晶衬底上形成的。本专利技术可以采用CMOS工艺实现，利用单片集成技术并引进冗余设计思想，即可以在输入端引入冗余结构，也可以在输出端引入冗余结构，当输入输出均引入冗余结构时，可以称谓双冗余结构，从而能够克服器件单点失效的缺陷，提高器件可靠性水平。同时单片集成技术还能够减小器件体积和重量，进一步提高系统可靠性水平。在一个优选实施例中，本专利技术还提供了输出端漏栅穿通保护电路，采用M0S晶体管导通电阻可调整的特点，增加了相应的晶体管的导通电阻，防止了因漏极-栅极间穿通造成的输出电平常高故障，从而进一步提高了电路的可靠性水平。【附图说明】通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中:图1为根据本专利技术一个实施例的译码电路的结构示意图；图2为图1的译码电路的一个输出单元的放大示意图；以及图3为图1的译码电路的二级反相器的放大示意图。应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本专利技术范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。【具体实施方式】以下参照附图进行详细的描述，所述附图形成本专利技术的一部分，且在本专利技术中，附图通过对实施本专利技术的具体实施例的解释表示出来。应当理解的是在不偏离本专利技术的范围的情况下可以采用其它的实施例且可以进行结构上或逻辑上的改变。例如，对于一个实施例解释或描述的特征可被用于其它实施例或与其它实施例结合来生成另一个实施例。其意图在于本专利技术包括这样的修改和变化。这些示例用特定的语句描述，但它们不应被理解为对所附的权利要求范围的限制。附图仅出于解释性目的且并非按比例绘制。除非特别说明，出于清楚的目的，相应的元件在不同的附图中采用同样的附图标记表示。术语"具有"，"含有"，"包括，"包含"等是开放性的，它们表示所描述的结构，元件或者特征的存在，但并不排除额外元件或特征。图1示出根据本专利技术一个实施例的带冗余结构的单片当前第1页1 2 3 本文档来自技高网...
【技术保护点】
一种带冗余结构的单片集成译码电路，其特征在于，包括：并联连接的第一译码器和第二译码器，作为所述译码电路的输入单元，其中第一译码器和第二译码器每个均包括M个输入端、一个使能端和2M个输出端；2M个输出单元，每个输出单元由分别来自第一译码器的一个输出端和第二译码器的一个输出端的信号驱动，其中M为自然数，且M≥2。
【技术特征摘要】
【专利技术属性】
技术研发人员：张禄，张燏，邢岳，郭艳玲，和斌，张跃，于江勇，闫蕊，
申请(专利权)人：北京宇翔电子有限公司，
类型：发明
国别省市：北京;11
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