双数据速率计数器和模数转换器以及CMOS图像传感器制造技术

一种双数据速率计数器和模数转换器以及CMOS图像传感器。一种双数据速率DDR计数器包括：输入时钟控制部分，其适于基于计数器使能信号来产生与输入时钟的状态相对应的第一时钟；以及最低有效位LSB控制部分，其适于基于计数器使能信号来保持LSB，以及以区段对第一时钟顺序地执行计数操作。

【技术实现步骤摘要】
【专利说明】双数据速率计数器和模数转换器以及CMOS图像传感器相关申请的交叉引用本申请要求2014年8月6日提交的申请号为10-2014-0101142的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种图像传感器(IS)，且更具体而言，涉及一种双数据速率(DDR)计数器、以及利用DDR计数器的模数转换器(ADC)和互补金属氧化物半导体(CMOS)图像传感器。DDR计数器可以用于CMOS图像传感器(CIS)的单斜率ADC，并且以单数据速率(SDR)计数器的时钟频率的一半来执行与SDR计数器相同的模数转换功能。尽管在以下实施例中单斜率ADC作为一个实例被描述，但是本专利技术构思和本专利技术的技术不局限于此，并且本专利技术的技术可应用于多斜率ADC或者利用DDR计数器的其他器件。
技术介绍
计数器用于许多电子设备中，以将诸如光强度、声音强度和时间的物理参数转换成数字信号。例如，图像传感器利用半导体对入射光的响应的属性来获取图像，并且包括将来自像素阵列的模拟信号转换成数字信号的模数转换器(ADC)。ADC可以利用计数器来实现，计数器利用时钟来执行计数操作。换言之，用于CMOS图像传感器的单斜率ADC利用计数器来将脉冲信号转换成编码信号。计数器的操作速度和功耗对它们在其中操作的器件的性能有直接影响。具体地，CMOS图像传感器可以包括计数器，以将从激活的像素传感器阵列中基于列输出的模拟信号转换成数字信号。计数器的数量可以根据CMOS图像传感器的分辨率来增加。随着计数器的数量增加，计数器的操作速度和功耗成为在确定CMOS图像传感器的整体性能上的重要因素。出于此原因，已经开发了双数据速率(DDR)计数器，并且被应用于单斜率ADC。DDR计数器可以在用单斜率ADC保持分辨率的同时降低其操作速度，以降低功耗。DDR计数器利用时钟的逻辑高状态和逻辑低状态作为最低有效位(LSB)信号。然而，DDR计数器可由于输入时钟的极性和计数开始信号之间的关系而引起一个编码或多个编码的错误。此外，DDR计数器可以由于复杂的输入时钟控制、LSB保持控制、信号等而消耗更多的功率。
技术实现思路
本专利技术的示例性实施例针对一种双数据速率(DDR)计数器、利用所述DDR计数器的模数转换器(ADC)和互补金属氧化物半导体(CMOS)图像传感器(CIS)，所述DDR计数器能够最小化基于输入时钟的极性和计数器使能信号(即，计数开始信号)之间的关系的编码错误，以及以多区段顺序地执行计数操作。换言之，本专利技术的实施例针对一种双数据速率(DDR)计数器、利用所述DDR计数器的模数转换器(ADC)和互补金属氧化物半导体(CMOS)图像传感器(CIS)，所述DDR计数器通过利用计数器使能信号(即，计数开始信号)的上升沿来检测输入时钟的相邻时钟的状态，以及通过利用相邻时钟的检测状态来将输入时钟反相或不反相以防止计数编码错误，以及通过基于计数器使能信号的下降沿来保持最低有效位(LSB)而以其多区段顺序地执行计数操作。根据本专利技术的一个实例，一种双数据速率(DDR)计数器包括:输入时钟控制部分，其适于基于计数器使能信号来产生与输入时钟的状态相对应的第一时钟；以及最低有效位(LSB)控制部分，其适于基于计数器使能信号来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。输入时钟控制部分可以基于计数器使能信号的第一边沿来检测输入时钟的相邻时钟的状态，以及基于相邻时钟的检测状态来将输入时钟反相或不反相。输入时钟控制部分可以包括:计数区段确定块，其适于接收输入时钟和计数器使能信号，以及确定计数区段；时钟采样块，其适于基于计数器使能信号来对输入时钟的状态采样；以及第一反相/不反相块，其适于基于从时钟采样块中获得的时钟采样结果来将计数区段确定块的输出反相或不反相，以及将第一时钟输出至LSB控制部分。输入时钟控制部分还可以包括:第三反相/不反相块，其适于基于控制信号来将互相关双重采样输出反相或不反相，以及输出计数器使能信号。计数区段确定块可以包括:延迟单元，其适于将计数器使能信号延迟，以及与非(NAND)门，其适于对输入时钟和在延迟单元中延迟的计数器使能信号执行与非(NAND)操作。时钟采样块可以包括:脉冲发生单元，其适于基于计数器使能信号来产生用于对输入时钟采样的脉冲；以及储存单元，其适于储存在从脉冲发生单元输入脉冲时的时刻输入时钟的状态值。LSB控制部分可以基于计数器使能信号的第二边沿来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。 LSB控制部分可以包括第二反相/不反相块，其适于基于之前计数的之前LSB值来将第一时钟反相或不反相，以产生第二时钟；储存块，其适于基于第二时钟来储存当前LSB值；以及保持块，其适于在计数器使能信号的下降沿处储存并且保持当前LSB值作为之前LSB 值。根据本专利技术的另一个实施例，一种模数转换器(ADC)包括:比较器，其适于将模拟信号与参考信号进行比较，以及产生比较器输出信号；以及双数据速率(DDR)计数器，其适于基于比较器输出信号来产生与模拟信号相对应的数字信号，其中，DDR计数器可以包括:输入时钟控制部分，其适于通过基于计数器使能信号检测输入时钟的相邻时钟的状态来控制输入时钟的状态，以产生第一时钟；以及最低有效位(LSB)控制部分，其适于基于计数器使能信号来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。输入时钟控制部分可以基于计数器使能信号的上升沿来检测相邻时钟的状态，以及基于相邻时钟的检测状态来将输入时钟反相或不反相。LSB控制部分可以基于计数器使能信号的下降沿来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。根据本专利技术的另一个实施例，一种互补金属氧化物半导体(CMOS)图像传感器(CIS)包括:检测部分，其适于产生模拟信号；模数转换器，其适于将模拟信号与参考信号进行比较，以及利用一个或多个双数据速率(DDR)计数器来产生与模拟信号相对应的数字信号；以及控制部分，其适于控制检测部分和模数转换器的操作，其中，DDR计数器中的每个可以包括:输入时钟控制块，其适于通过基于计数器使能信号来检测输入时钟的相邻时钟的状态而产生第一时钟；以及最低有效位(LSB)控制块，其适于基于计数器使能信号来保持LSB，以及以多区段对第一时钟顺序地执行计数操作。【附图说明】图1是图示为帮助理解本专利技术的实施例而呈现的常规的互补金属氧化物半导体(CMOS)图像传感器(CIS)的框图。图2是图示为帮助理解本专利技术的实施例而呈现的常规的计数器的框图。图3是图示根据本专利技术的一个实施例的双数据速率(DDR)计数器的框图。图4是图示图3中所示的时钟采样块的框图。图5A和图5B是图示当计数操作开始时DDR计数器的操作的时序图。图6A和图6B是图示当计数操作结束时DDR计数器的操作的时序图。图7是图示根据本专利技术的一个实施例的CMOS图像传感器的框图。【具体实施方式】以下参照附图来更详细地描述本专利技术的示例性实施例。提供这些实施例使得本公开充分与完当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种双数据速率DDR计数器，包括：输入时钟控制部分，其适于基于计数器使能信号来产生与输入时钟的状态相对应的第一时钟；以及最低有效位LSB控制部分，其适于基于所述计数器使能信号来保持LSB、以及以多区段对所述第一时钟顺序地执行计数操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李圣镇，黄元锡，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR