【技术实现步骤摘要】
本专利技术涉及数字电路设计
,特别是涉及一种电路设计方法及系统。
技术介绍
随着集成电路技术的不断发展,工艺水平的不断提高,集成电路设计面临着功耗、 面积、速度、验证等方面的挑战,其中功耗和面积问题最为突出。 电路设计中,综合优化中的逻辑级通常被认为是联接RTL级(Register Transfer Level,寄存器传输级)和物理级最为重要的环节,RTL代码将设计电路用硬件描述语言描 述出来,设计电路通常由多个寄存器以及组合逻辑构成,而在将RTL代码转换成门级网表 的过程中,需要将寄存器所对应的RTL代码转换为基于逻辑的电路模块,现有技术中通常 是将寄存器对应的RTL代码转换为基于TB逻辑(布尔逻辑)的电路模块,然而实际上有些 电路模块用TB逻辑实现简单,有的使用RM逻辑实现简单,但是很多电路,在基于TB/RM 混合逻辑实现时,会有更好的优化结果。可见,现有技术中采用单一逻辑会导致最终得到 的电路中器件很多,从而导致电路面积以及功耗都很大。 因此,如何提供一种设计出来的电路的面积以及功耗都很小的电路设计方法及系 统是本领域技术人员目前需要解决 ...
【技术保护点】
一种电路设计方法,其特征在于,包括:依据设计电路的需求生成RTL代码,其中,所述RTL代码描述的所述设计电路包括N个寄存器和M个组合逻辑;分别依据各个所述寄存器的特性从TB逻辑、RM逻辑以及TB/RM混合逻辑中选择相应的逻辑,依据所述寄存器对应的所述RTL代码以及所述相应的逻辑构建相应的电路模块;对得到的N个所述电路模块以及M个所述组合逻辑进行综合优化,得到门级网表,进而依据所述门级网表得到所述设计电路。
【技术特征摘要】
【专利技术属性】
技术研发人员:石广,唐涛,王硕,刘海林,
申请(专利权)人:浪潮北京电子信息产业有限公司,
类型:发明
国别省市:北京;11
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