半导体装置制造方法及图纸

本发明专利技术实施例提供了一种半导体装置，该半导体装置包括：P型基板；N型区，接触该P型基板；N+型掺杂区，位于该N型区中；第一P+型掺杂区，位于该N型区中；第二P+型掺杂区，位于该N型区中；P型埋层，位于该N型区下方的该P型基板中并与该N型区接触；以及N型掺杂区，位于该P型埋层与该N型区接触的接触面下方的该P型基板中。

【技术实现步骤摘要】

本专利技术提出一种有关于半导体装置，且特别有关于可避免闩锁效应(Iatch-UP)的半导体装置。
技术介绍
円锁(latch-up)效应常见于互补型金属氧化物半导体(Complementary MetalOxide Semiconductor, CMOS)装置中，主要形成原因在于互补型金属氧化物半导体的N型金属氧化物半导体(N-type Metal Oxide Semiconductor, NM0S)与P型金属氧化物半导体(P-type Metal Oxide Semiconductor, PM0S)之间的寄生娃控整流(Silicon ControlledRectifier, SCR)元件被触发。一旦寄生SCR元件被触发,则会产生非预期的大电流,影响半导体装置的正常运作，甚至进一步造成芯片承受过大电流而烧毁。图1A所示为现有CMOS装置10的示意图。CMOS装置10包括P型基板100、形成于P型基板100中的P型井区102以及N型井区104、形成于P型井区102中的P+型掺杂区110和N+型掺杂区111以及形成于N型井区104中的P+型掺杂区112和N+型掺杂区113。如图本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，该半导体装置包括：一P型基板；一N型区，接触该P型基板；一N+型掺杂区，位于该N型区中；一第一P+型掺杂区，位于该N型区中；一第二P+型掺杂区，位于该N型区中；一P型埋层，位于该N型区下方的该P型基板中并与该N型区接触；以及一N型掺杂区，位于该P型埋层与该N型区接触的接触面下方的该P型基板中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：张家伟，陈柏安，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾;71