本发明专利技术公开了一种自适应速率接收总线数据的方法，包括接收总线中进行传输的数据并缓存数据；计算缓存数据的接收时长；计算缓存数据的缓存深度；当接收时长等于预设时长且缓存深度低于预设缓存深度时，实施以固定时长的缓存数据上传策略；以及当缓存深度等于预设缓存深度且接收时长低于预设时长时，实施以固定缓存深度的缓存数据上传策略。本发明专利技术根据实际有效速率的高低分别实施不同的数据上传策略；进而通过触发条件的不同，实现总线在不同速率自适应的功能，可以提高通信的实时性。
【技术实现步骤摘要】
本专利技术涉及总线数据传输接收的
，具体涉及到一种自适应速率接收总线数据的方法及装置。
技术介绍
总线是计算机各种功能部件之间传送信息的公共通信干线，它是由导线组成的传输线束，按照计算机所传输的信息种类，计算机的总线可以划分为数据总线、地址总线和控制总线，分别用来传输数据、数据地址和控制信号。总线是一种内部结构，它是cpu、内存、输入、输出设备传递信息的公用通道，主机的各个部件通过总线相连接，外部设备通过相应的接口电路再与总线相连接，从而形成了计算机硬件系统。1553B总线是美国军方专为飞机上设备制定的一种信息传输总线标准。每个国家根据本国的情况，并参考美国的标准制定出自己的总线协议。而相关的公司又根据本同的协议标准开发出相应的总线接口模块。目前国内1553B板卡主要采购国外的或采用国外的1553B核来开发板卡，由于1553B协议的实现和数据的读取策略无法修改，从而很难满足实际项目中对1553B总线不同的速度的要求。数据可以通过总线实现传输，例如1553B总线的最大传输速率可以达到4Mpbs，但是实际的有效传输速率很难达到总线的最大传输速率。数据的实际传输效率是指单位时间内可以通过总线的数据量，因此实际传输效率不仅仅和总线的传输效率有关，也与数据发送方发送的数据效率有关。例如，如果数据发送方发送的数据字节之间的间隔时间较长，也会导致在单位时间内接收方接收的数据量较少。现有的数据接收往往是固定速率，不能够根据实际传输效率进行自适应的调节，使得在速率太低时虽然可以正常通信，但不能保证充分利用总线通信速率以提高通信效率；在速率太高时会在缓存区域形成大量缓存数据，容易造成数据丢失或者延迟读取的现象发生。
技术实现思路
本专利技术的目的是提供一种自适应速率接收总线数据的方法。为达上述目的，本专利技术的一个实施例中提供了一种自适应速率接收总线数据的方法，包括: 接收总线中进行传输的数据并缓存数据； 计算缓存数据的接收时长； 计算缓存数据的缓存深度； 当接收时长等于预设时长且缓存深度低于预设缓存深度时，实施以固定时长的缓存数据上传策略；以及 当缓存深度等于预设缓存深度且接收时长低于预设时长时，实施以固定缓存深度的缓存数据上传策略。本专利技术的一个优化实施例中，还包括当实施以固定时长的缓存数据上传策略后，重新计算缓存的接收时长和缓存深度。本专利技术的一个优化实施例中，还包括当实施以固定缓存深度的缓存数据上传策略后，重新计算缓存数据的接收时长和缓存深度。 本专利技术的一个优化实施例中，还包括将上传的数据进行解析显示的步骤。本专利技术的一个优化实施例中，设定预定时长大于0.5秒；设定固定缓存深度大于1K字节。为了实现上述
技术实现思路
，本专利技术的另一个实施例中，公开了一种自适应速率接收总线数据的装置，包括: 数据接收转换模块，用于接收总线中进行传输的数据并缓存数据； 接收时长计算模块，用于计算缓存数据的接收时长； 缓存深度计算模块，用于计算缓存数据的缓存深度； 数据上传模块，用于当接收时长等于预设时长且缓存深度低于预设缓存深度时，实施以固定时长的缓存数据上传策略；以及 当缓存深度等于预设缓存深度且接收时长低于预设时长时，实施以固定缓存深度的缓存数据上传策略。本实施例中，接收时长计算模块还包括用于当实施以固定时长的缓存数据上传策略后，重新计算缓存的接收时长和缓存深度。本实施例中，缓存深度计算模块还包括当实施以固定缓存深度的缓存数据上传策略后，重新计算缓存数据的接收时长和缓存深度。本实施例中，还包括解析显示模块，用于将上传的数据进行解析显示。本实施例中，预定时长大于0.5秒；所述固定缓存深度大于1K字节。综上所述，本专利技术具有以下优点: 本专利技术通过计算缓存数据的接收时长和缓存深度来判断总线总数据传输的实际有效速率，并根据实际有效速率的高低分别实施不同的数据上传策略；进而通过触发条件的不同，实现总线在不同速率自适应的功能，可以提高通信的实时性。【附图说明】图1为本专利技术的流程图； 图2为本专利技术实施例中硬件通信连接图。【具体实施方式】下面以利用DSP和FPGA从1553B总线中接收数据为例，详细介绍本专利技术。其中DSP与PC终端实现通信连接，DSP与FPGA实现通信连接，FPGA与1553B总线实现通信连接。—种自适应速率接收总线数据的方法，包括以下步骤: 步骤SI中，接收总线中进行传输的数据并缓存数据。FPGA具有输入输出信号的作用，其可以采集1553B总线中的数据，并可以将该数据通过数据输出端口将数据实时传送至DSP，因此FPGA可以接收总线数据，并将其缓存。步骤S2中，计算缓存数据的接收时长；计算缓存数据的缓存深度。FPGA可以计算缓存数据的接收时长和缓存深度，该接收时长是以其采集到数据后开始计算，缓存深度是指已经缓存的数据大小，即缓存深度越大，缓存数据中包含的数据越多，字节总量越多。步骤S3中，判断接收时长和预设时长的大小关系、判断缓存深度与预设缓存深度的大小关系，并根据判断结果实施缓存数据上传策略。其中，预定时长大于0.5秒；固定缓存深度大于1K字节。具体的: 步骤301中，当接收时长等于预设时长且缓存深度低于预设缓存深度时，实施以固定时长的当前第1页1 2 本文档来自技高网...
【技术保护点】
一种自适应速率接收总线数据的方法，其特征在于，包括：接收总线中进行传输的数据并缓存数据；计算缓存数据的接收时长；计算缓存数据的缓存深度；当接收时长等于预设时长且缓存深度低于预设缓存深度时，实施以固定时长的缓存数据上传策略；以及当缓存深度等于预设缓存深度且接收时长低于预设时长时，实施以固定缓存深度的缓存数据上传策略。
【技术特征摘要】
【专利技术属性】
技术研发人员：秦瑞敏，
申请(专利权)人：成都金本华电子有限公司，
类型：发明
国别省市：四川;51
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