本发明专利技术公开了一种针对DDR的PCB信号完整性设计方法，从以下几个方面对DDR2和DDR3的PCB信号完整性进行优化设计：（1）PCB的叠层和阻抗；（2）互联通路拓扑；（3）时延的匹配。本发明专利技术通过PCB叠层、阻抗、互联拓扑、时延匹配等方面对DDR的信号质量影响因素进行深入剖析，经过优化设计，提高了信号的余量，增强了其抗干扰能力。
【技术实现步骤摘要】
本专利技术设及信号处理领域，具体是一种针对DDR的PCB信号完整性设计方法。
技术介绍
目前，比较普遍使用中的孤R2的速度已经高达800Mbps,甚至更高的速度，如 1066Mbps,而孤R3的速度已经高达1600Mbps。对于如此高的速度，从PCB的设计角度来 讲，要做到严格的时序匹配，W满足波形的完整性，运里有很多的因素需要考虑，所有的运 些因素都是会互相影响的。图1为DDR2和DDR3所具有的共有技术要求，表1列出了DDR2 和DDR3所具有的专有技术要求，从中可W看出，它们之间还是存在一些个性的，可W被分 类为PCB叠层、阻抗、互联拓扑、时延匹配等。本专利技术正是从PCB的叠层和阻抗、互联通路拓 扑、时延的匹配运几个方面对DDR的PCB信号完整性进行优化设计。 表1孤R2和孤R3的技术要求
技术实现思路
本专利技术的目的在于提供一种针对孤R的PCB信号完整性设计方法，通过PCB叠层、 阻抗、互联拓扑、时延匹配等方面对DDR的信号质量影响因素进行深入剖析，经过优化设 计，提高了信号的余量，增强了其抗干扰能力。 为实现上述目的，本专利技术提供如下技术方案： 针对DDR的PCB信号完整性设计方法，所述孤R包括DDR2和DDR3,从W下几个方面对DDR2和DDR3的PCB信号完整性进行优化设计： (OPCB的叠层和阻抗 对于四层基板来说，其所有的信号线只能走在顶层和地层，中间的两层，其中一层为地 平面层，而另一层为VDD平面层，Vtt和化ef在VDD平面层布线；对于六层基板来说，设计 拓扑结构即可提高PI; 对于DDR2,阻抗必须是恒定连续的，单端走线的阻抗匹配电阻50Ohms必须被用到所 有的单端信号上，且做到阻抗匹配，而对于差分信号，100Ohms的终端阻抗匹配电阻必须被 用到所有的差分信号终端，另外，所有的匹配电阻必须上拉到VTT，且保持50Ohms, 0DT的 设置也必须保持在50Ohms;对于孤R3,单端信号的终端匹配电阻在40Ohms和60Ohms之 间，上拉到VTT的终端匹配电阻在30-70Ohms之间，而差分信号的阻抗匹配电阻始终在100 Ohms； (2) 互联通路拓扑 对于孤R2和孤R3,其中信号DQ、DM和DQS都是点对点的互联方式，而不需要任何的拓 扑结构，对于multi-rankDIMMs，通过0DT的阻抗设置来做到阻抗匹配，从而实现其波形完 整性，而对于地址线/控制线/命令线和时钟信号，则需要多点互联的树形拓扑结构、菊花 链式拓扑结构或者Fly-By拓扑结构； (3) 时延的匹配 在做到时延的匹配时，采用蛇形走线、带过孔的走线或者直走线进行布线；在中屯、线长 度对等的情况下，蛇形走线的时延小于比直走线的实际延时，而对于带有过孔的走线，其时 延比直走线的实际延时大，因此，需通过W下两种方法来解决：（1)用邸A工具进行精确的 时延匹配计算，然后控制走线的长度；（2)在可接受的范围内，减少不匹配度。 作为本专利技术进一步的方案：所述步骤（2)中，对于四层基板来说，采用带有最少短 线的菊花链式拓扑结构。 作为本专利技术进一步的方案：所述步骤（2)中，对于六层基板来说，采用Fly-By拓扑 结构。 作为本专利技术进一步的方案：所述步骤（3)中，对于蛇形走线来说，时延的不对等能 通过增大并行走线的长度而降低。 作为本专利技术进一步的方案：所述步骤（3)中，对于蛇形走线来说，时延的不对等还 能采用银齿线来取代蛇形走线而降低。 作为本专利技术进一步的方案：所述步骤（3)中，对于微带线来说，并行走线大于7倍 的走线到地的距离。 作为本专利技术进一步的方案：所述步骤（3)中，对于带有过孔的走线来说，时延的不 对等能通过增加信号过孔的周围的地过孔的密度而降低。 作为本专利技术进一步的方案：所述步骤（3)中，对于带有过孔的走线来说，时延的不 对等能通过控制信号的返回路径之间的禪合程度而降低。 作为本专利技术进一步的方案：所述步骤（3)中，对于DDR2和DDR3,在布线时优先考虑 布时钟线和数据选取线。 与现有技术相比，本专利技术的有益效果是： 本专利技术通过PCB叠层、阻抗、互联拓扑、时延匹配等方面对孤R的信号质量影响因素进 行深入剖析，经过优化设计，提高了信号的余量，增强了其抗干扰能力。【附图说明】 图1是孤R2和孤R3所具有的共有技术要求； 图2是四层PCB的叠层示意图； 图3是六层PCB的叠层不意图； 图4是带有2片SDRAM的地址/控制/命令线拓扑结构图； 图5是带有4片SDRAM的地址/控制/命令线拓扑结构图； 图6是蛇形线和过孔与直走线的对比示意图； 图7是蛇形走线的仿真电路图； 图8是蛇形走线的仿真波形图； 图9是带有过孔互联通道的S-参数示意图； 图10是带有过孔互联通道的S-参数的发送和接收波形； 图11是只有在TOP和BOTTOM层走线的DDR2的仿真波形(地址线和时钟线网络）； 图12是只有在TOP和BOTTOM层走线的DDR2的仿真波形(数据线和数据选取线网络）； 图13是800MbpsDDR2的数据信号仿真眼图（粗线）和实测眼图（扩散线）。【具体实施方式】 下面将结合本专利技术实施例，对本专利技术实施例中的技术方案进行清楚、完整地描述， 显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的 实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都 属于本专利技术保护的范围。 实施例1 本专利技术实施例中，针对DDR的PCB信号完整性设计方法，从W下方面对DDR2-800和DDR3的PCB信号完整性进行优化：PCB的叠层和阻抗；互联通路拓扑；时延的匹配。 阳〇1引 （OPCB的叠层和阻抗 请参阅图2、图3和表2,对于一块受PCB层数约束的基板巧日4层板）来说，其所有的 信号线只能走在顶层和地层，中间的两层，其中一层为地平面层，而另一层为VDD平面层， Vtt和化ef在VDD平面层布线。而当使用6层来走线时，设id种专用拓扑结构变得更加 容易，同时由于化wer层和地层的间距变小了，从而提高了PI。 互联通道的另一参数阻抗，在DDR2的设计时必须是恒定连续的，单端走线的阻抗 匹配电阻50Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如CLOCK和DQS信号。另外， 所有的匹配电阻必须上拉到VTT，且保持50Ohms, 0DT的设置也必须保持在50Ohms。 在孤R3的设计时，单端信号的终端匹配电阻在40Ohms和60Ohms之间可选择 的被设计到地址线/控制线/命令线的信号线上，运已经被证明有很多的优点。而且，上拉 到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择， 通常其电阻值在30-70Ohms之间。而差分信号的阻抗匹配电阻始终在100Ohms。 (2)互联通路拓扑 请参阅图4,对于孤R2和孤R3,其中信号DQ、DM和DQS都是点对点的互联方式，所W不 需要任何的拓扑结构，然而例外的是，在multi-rankDIMMs的设计中并不是运样的。 表2四层和六层PCB的叠层方式在点对点的方式时，可W很容易的通过ODT的阻抗设置来做到阻抗匹配，从而实现本文档来自技高网...
【技术保护点】
针对DDR的PCB信号完整性设计方法，所述DDR包括DDR2和DDR3，其特征在于，从以下几个方面对DDR2和DDR3的PCB信号完整性进行优化设计：（1）PCB的叠层和阻抗对于四层基板来说，其所有的信号线只能走在顶层和地层，中间的两层，其中一层为地平面层，而另一层为 VDD 平面层，Vtt和Vref在VDD平面层布线；对于六层基板来说，设计拓扑结构即可提高PI；对于DDR2，阻抗必须是恒定连续的，单端走线的阻抗匹配电阻50 Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号，100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，另外，所有的匹配电阻必须上拉到VTT，且保持50 Ohms，ODT的设置也必须保持在50 Ohms；对于DDR3，单端信号的终端匹配电阻在40 Ohms和60 Ohms之间，上拉到VTT的终端匹配电阻在30‑70 Ohms之间，而差分信号的阻抗匹配电阻始终在100 Ohms；（2）互联通路拓扑对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，而不需要任何的拓扑结构，对于multi‑rank DIMMs，通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性，而对于地址线/控制线/命令线和时钟信号，则需要多点互联的树形拓扑结构、菊花链式拓扑结构或者Fly‑By拓扑结构；（3）时延的匹配在做到时延的匹配时，采用蛇形走线、带过孔的走线或者直走线进行布线；在中心线长度对等的情况下，蛇形走线的时延小于比直走线的实际延时，而对于带有过孔的走线，其时延比直走线的实际延时大，因此，需通过以下两种方法来解决：（1）用EDA工具进行精确的时延匹配计算，然后控制走线的长度；（2）在可接受的范围内，减少不匹配度。...
【技术特征摘要】
【专利技术属性】
技术研发人员：孙骥，王帅，
申请(专利权)人：上海飞斯信息科技有限公司，
类型：发明
国别省市：上海;31
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。